Перейти к содержанию
    

Cube

Участник
  • Постов

    39
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Cube

  • Звание
    Участник
    Участник
  • День рождения 15.11.1987

Контакты

  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

1 155 просмотров профиля
  1. Проблема решилась. Взял программатор от WaveShare electronics - все как надо заработало..... по идеет в терастике написано что поддерживает эти микросхемы, получается что нет.
  2. Так SOFT - Qurtus prime программатор - usb blaster terastic rev.B Программируется через JTAG FPGA - ок, когда nce к земле притянут (10к). Если на nCE нет пул дауна FPGA не зашивается через JTAG. Через Active serial программирую Flash - epcql1024. когда nCE притянут к земле - не видит flash, не распознает ID. когда выпаиваю пул-даун на nCE- видится flash, заливается но не прошивает FPGA. возвращаю резистор на nCE - программируется FPGA из Flash.
  3. Cyclone 10 програмлю через Quartus prime. EPCQL в jic не нуждается, напрямую через Active serial pof файл загружаю. NCe - да должен программатор дергать, но почему то не цепляет вверх....все мануалы прочитал, с осцилографом и тестром промерил. залипух нет. да и уровни все в норме.
  4. Доброго дня! Разработали платку с Cyclone 10 GX, сделал все по даташиту. В проекте 1 FPGA и 1 Flash. FPGA программируется по JTAG, Flash по Active serial - нет,даже не видится говорит не может распознать ID. но если повесить nCE в воздух(как я понял выключить FPGA) все видится и программируется флеш, но что б из флеши в FPGA загрузилось надо опять nCE к земле подтянуть. Надо делать внешний костыль или я что-то не правильно понимаю.
  5. Вопрос еще - чип Cyclone V 5CGXBC5C6F27C7 Если я хочу сделать комбинаторную логику, может быть счетчик импульсов, использую LVDS входы, ни о каких SERDES речь не идет, тактовые сигнал беру с банка 3B, пины являются GCLK. LVDS входы по всем банкам распределены. Могу ли я использовать 1 тактовый сигнал как GCLK для всего чипа, или стоит каждый банк(регион) "питать" своим клоком (можно размножить от генератора).В даташите написано можно, если не использовать SERDES.
  6. Со 2-ой ошибкой разобрался...был какой то косяк в квартусе...сделал новый проект все пины прикрепил.
  7. Cyclone V 5CGXBC5C6F27C7 Да читаю) написал что он выдал) Только не пойму почему именно эти пины он посчитал "странными"
  8. Всем доброго дня! Есть 2 вопроса: 1 - обозначил пины - set_location_assignment PIN_AA16 -to T_ADDR[0] set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to T_ADDR[0] Quarus ругается - говорит Error (175019): Illegal constraint of I/O pad to the location PIN_AA16 Info (175028): The I/O pad name: T_ADDR[0] Error (169328): Pin T_ADDR[0] is incompatible with power supply VCCPD3B4A. The pin uses I/O standard 3.3-V LVTTL, which has pre-driver voltage requirement of 3.3V. That requirement is incompatible with other pins using the same power supply. (1 location affected) В другом проекте. 2 - Собираю проект и некоторые пины при комплиции выдает ворнинги: Info (169086): Pin USB_U_CLKOUT not assigned to an exact location on the device хотя пин прицеплен правильно. захожу в пин-планер а он мне гору пинов оторвал от присвоенных мною, но присвоил fitter location. В банке и LVDS сигналы и single-ended 2,5V. в чем может быть проблема, а то проект готов к производству ПП а тут такие непонятки. Вопросы могут простыми оказаться, переехал с Xilinx на Altera) Заранее спасибо за ответы!
  9. Почитал как я понял Cyclone VGX такого не допускает..ели LVDS то 2,5 Вопрос другой - откомпилировал проект, сделав assigments как сказал Sergey_Bekrenyov т.е. не указав пины P и N типа. а сделав просто бас SIG2FPGA. а не 2 разных (для P и для N). Вопрос тогда - если он так все скушал, то он сам прицепил буфер ALT_OUTBUF_DIFF ? т.е. я сразу могу ипсользовать сигналы SIG2FPGA в логике?
  10. Спасибо переделаю... Вопрос тогда, я так понял что банк с LVDS я должен питать от 2.5 и только. т.е. если я сделаю LVDS только входы, а банк питается от 3.3 - то это не прокатbn.. в Xilinx'e переваривал LVDS входы в банке 3.3
  11. А как правильно то задавать тогда P и N сигналы . Вот у меня шина SIG2FPGA_P (48 сигналов) и SIG2FPGA_N (48). Если я делаю на автомате в quartus'e SIG2FPGA LVDS, он присваивает и N ногу. Надо ли тогда использовать буфер ALT_INBUF_DIFF ? Если да то как тогда описать это? Сейчас у меня для каждого сигнала (n и p) отдельно сделано в пин-планере, LVDS присвоен к P линии
  12. Я знаю что не каждая нога может быть LVDS. Все сделал согналасно datasheet) пользую Cyclone 5GX там определены RX и TX LVDS входы. А вот по поводу питания - в datasheet сказано что можно если банк 3.3, то входы могут быть LVDS, если LVDS выходы то конечно только 2.5
  13. Доброго времени суток! Возник вопрос. Принимаю и выдаю LVDS сигналы в проекте. Пишу на VHDL'e используя альтеровские буфера ALT_INBUF_DIFF и ALT_OUTBUF_DIFF. Банки Multivoltage. т.е. где есть входы LVDS есть выходы с уровненм LVTTL 3.3V. 1 - ALT_INBUF_DIFF ругается и выдается ошибку что выход не подцеплен (который уходит дальше в проект). вот листинг места где ругается. u0: For a in 0 to 47 generate begin s0: component ALT_INBUF_DIFF port map (i => SIG_2FPGA_P(a),ibar => SIG_2FPGA_N(a), o =>SIG2FPGA(a)); end generate; Выходной сигнал обозначен signal SIG2FPGA : STD_LOGIC_VECTOR (47 downto 0):= (others => '0'); все равно ругается что - Error (12174): Port "O" of instance "u0:0:s0" of type ALT_INBUF_DIFF is not connected 2 - сделал qsf полуавтоматически из Альтиума подредактировав руками set_location_assignment PIN_L7 -to MEZ_O2FPGA_P[10] set_location_assignment PIN_K6 -to "MEZ_O2FPGA_N[10](n)" set_instance_assignment -name IO_STANDARD LVDS -to MEZ_O2FPGA_P[10] Но в пин планере выдается вообще чушь - пины 'N' не цепляет и делает не LVDS а 2.5 Default. Прошу дать совета) до этого работал в ISE, но пришлось пересесть с Xilinx на Altera, и как то тяжко идет)))) Заранее спасибо за ответ!
  14. Буду ставить LT3507A, вроде по всем параметрам подходит
×
×
  • Создать...