hlebn

В прошлом сталкивался с подобным поведением сложения знаковых переменных с разной разрядностью в среде Xilinx. код был схож с тем что выше. Так вот там сумма была и правильной и неправильной. результат зависел от порядка переменных. То есть сумма меняла значение от перестановки слагаемых.

атрибуты типа LOC отменили?

Тоесть при просмотре физик. сигнал отсутствует? Сигналы как и результат синтеза Sinplify может менять(гадить) ISE. есть у него там такие галки.

у меня для stm32f407 обновление через стандартный лоадер так: static void BootLoader() { void (*SysBootLoaderJmp)(void)=(void (*)(void))(*((uint32_t *)0x1fff0004)); __set_PRIMASK(1); RCC_DeInit(); SysTick->CTRL=0; SysTick->LOAD=0; SysTick->VAL=0; __set_PRIMASK(1); __set_MSP(*((uint32_t *)0x1fff0000)); SysBootLoaderJmp(); while(1); }

Ох уж эти танцы с бубном :( Если хочется большего - то может стоит генерить верилог файлы?! Я генерю их на скрипт языках Perl , Python Уж на этих языках проблем в написании любой сложности нет. Проблемы реализаций верилог нет если генерить только в стандаре 1995 :( (для программной генерации не проблемма) Даже проблем с ucf файлами более неимею. Генерю только те порты что использует топ модуль и LOC беру из реальных схем (Altium, Cadence ....)

а тут посмотреть обсуждение http://electronix.ru/forum/index.php?showtopic=5608?

Непонятно что за наезды на ренумерацию? Ты её делаешь в несколько кликов мыши. Какие пасы ручками? Можно по аналогии и с PartNumber сделать.

DL-ZedBoard Zynq-7000 Плис (Xilinx) + ARM(Cortex A9) + 1G Стандарт для подключения мезонинов FMC Vita-57 Стоимость малая

AT91SAM9260 довольно таки старый чип. Да он проверен временем. Но Atmel есть Atmel и его легко могут снять с производства. И в новые разработки закладывать навено не стоит.

Да AT91SAM9260B умеет грузится с NAND проверенно

Вариант через JTAG - самое то (требует только 4 пина от микроконтроллера. желательно SPI) без проблем пристегивал Xilinx (Spartan-3, Virtex-2, Virtex-5) к ( EP93хх, AT91SAM9xxx, STM32F103 )

Если связаны только по питанию то без разницы как. Какая связь? По 232 будет заливаться прошивка в ПЛИС при каждом включении?(В теории и по опыту это несколько минут)

Софт у них у всех своеобразный. Стоит радоваться что не от ATMEL. Вот там точно засада. Сейчас сижу на Xilinx и возвращаться на Altera не собираюсь. Verilog файлы создаю в NotePad++ или генерю из Perl или Python. Для симуляции, просмотра RTL и физ ISE не использую. Стараюсь не создавать и не использовать UCF файл. ISE использую только для получения файла прошивки ПЛИС. Так что его кривизна и вылеты ISE не сильно напрягают. Аналогично можно и с Altera. И не портить себе нервы.

Можно и на Альтернативную функцию переключать и обратно. Проверенно ;)

В библиотеке от производителя есть примеры. Работал с F103 и внешним синтезатором. С установкой частот через PLL проблем не испытывал. PLL в захвате?