kleruoi
Свой-
Постов
77 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о kleruoi
-
Звание
Частый гость
- День рождения 09.07.1915
Контакты
-
Сайт
Array
-
ICQ
Array
Информация
-
Город
Array
-
Почему в литературе? А не в библиотеках?
-
Полевого транзистора.
-
Как можно сделать параметрический анализ, где варьируемым параметром будет ширина или длина канала ПТ?
-
Так как выходной сигнал с двух входов дифференциальный.
-
Вот - самый главный вопрос "Почему в таком коде значение сигнала с возрастанием времени уменьшается (как и надо), а не увеличивается?" Даже если я задам Vmax=0, Vmin=-2.048
-
Verilog A сигнал Лестница
kleruoi опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Verilog я только сегодня сел изучать. Надо реализовать такой сигнал: от 0 до конечного значения времени функция меняет свое значение раномерно ступеньками. То есть: 0, -0.008V, 1us, -0.016V, 2us, -0.0024V. Мне предложили решить задачу так: `include "disciplines.vams" module ladder (outp,outm); output outp,outm; electrical outp,outm; // extent of the signal output parameter real vmin=0; parameter real vmax=2.56; // number of steps in the "ladder" parameter integer maxcount=256; // is it periodic? Set to 0 if you want it to be one shot parameter integer periodic=1; // period of time between steps in the ladder parameter real period=10n; // rise, fall, and delay of each step parameter real tr=0.1n; parameter real tf=0.1n; parameter real td=0; // internal variables real scale; integer count; analog begin @(initial_step) begin count=0; scale=(vmax-vmin)/(maxcount-1); end @(timer(period,period)) if(periodic) count=(count+1)%maxcount; else count=min(count+1,maxcount-1); V(outp,outm) <+ transition(count*scale,td,tr,tf); end endmodule Почему в таком коде значение сигнала с возрастанием времени уменьшается (как и надо), а не увеличивается? И как реализовать задержку появления сигнала относительно 0 на любое нужное мне время? А также, чтобы сигнал начинался с нужного мне начального значения: Например: 0us, 0V, 4us, -0.004V, 5us, -0.012V, 6us, -0.0020V... -
Verilog A Clock Signal, Pulse
kleruoi опубликовал тема в Языки проектирования на ПЛИС (FPGA)
//Я не знаю Verilog A, как и Verilog, вообще с ним не работал. Я буду учить, но сейчас Нужно создать источник сигнала - импульсного, этот код будет использоваться для создания символа в Cadence. Символ создается автоматом. Нужно создать такой код, чтобы в созданном символе в параметрах можно было указывать время нарастания переднего фронта, время спада, время начала отчета, период, время задержки, амлитуду сигнала (Вольты). Наверняка, есть готовые примеры этого дела в Verilog A. makc: Перенес тему в более подходящий раздел -
АЦП, интерполятор
kleruoi опубликовал тема в В помощь начинающему
Не подскажете схему и принцип действия (с точки зрения схемотехники) интерполятора для Flash АЦП? И также где бы такой информации найти? -
Трансформатор DASH 2 B-5 (БП)
kleruoi опубликовал тема в Компоненты
Используется в БП компов. Какой у него есть аналог? -
В Титце нет. Остальные книги посмотрю. Спасибо. Alex11, вам спасибо. Так в том то и дело, что это надо вывести, если не ошибаюсь? То есть из математ формул и модели транзистора вывести свойства каскада. Если ошибаюсь и про ток через R1 можно сразу понять в каком включении учитывается, то поправьте.
-
Alex11, спасибо. Но я не понимаю, зачем при выводе формулы для синфазного сигнала используется R1, а для дифференциального - нет. и не понимаю как вывести формулу для синфазного сигнала как у Хоровица . Хотел бы знать вывод для синфазного сигнала.
-
Дифференциальный каскад (Вывод Формул) Хоровиц
kleruoi опубликовал тема в В помощь начинающему
Читаю Хоровиц Хилл про дифференциальные усилители http://www.skilldiagram.com/gl2-18.html Про дифференциальный сигнал. Я не понимаю, как выведен Кдиф. Аналогично P.S. Не могу понять, почему дифф усилитель усиливает дифф сигнал, а синфазный - нет. Хотел бы рассмотреть разные случаи для разных режимов. -
Cadence Custom IC Design. http://www.cadence.com/products/cic/pages/default.aspx
-
Конвертирование проекта Cadence из 5 версии в 6. Насколько реально сделать такое конвертирование? Как и что? Также интересует, как можно упростить процесс конвертирования файлов, созданных в Orcad 9.2 (проект ы Schematic) в Cadence, если такое возможно. Что можно, а что нельзя.