EWA-HeeTLERSHA

Зато утром спать хорошо :rolleyes: ты ещё наверно не видел что в моём профиле) www.altera.com энглиш нелюблю, проблему с портами джтаг уже решила(в пин планере из списка их удалить и все дела) проэкт на EPM3032ATC44-10 срочно не нужен(через 6 месяцев понадобится), ещё раз вопрос в pin planer автоматическая расстановка пинов может быть?

Ну не только паяльник, паяльный фен есть =))) платы 1х 2х слойные сама делать буду фоторезист от сюда http://www.frast.ru/price_prod.html разрешение огого, да и сами платы уже незачем, мой друг придумал "навесной объёмный чип монтаж" за саму эту фразу мне грозит скандал =))) Работать на когото очень не охота, все свои идей оттдавать не зная что с ними будут делать потом, в большинстве случаев увезут в америку :smile3009:, сморите ато придёт админ и как :smile3009::smile3046: за офтоп )) мне нужны ответы на эти вопросы ) вот ещё вопрос: EPM3032ATC44-10 В пин планере делаю так TCK Input PIN_26 TDI Input PIN_1 TDO Output PIN_32 TMS Input PIN_7 clock Input PIN_37 Например PIN_26 обозначен многогранником, и это вывод именно TCK, после этого компилирую и получаю посыль матом от кварты Error: Pin "TCK" is assigned to JTAG pin PIN_26, but the pin already drives a JTAG pin Error: Pin "TDI" is assigned to JTAG pin PIN_1, but the pin already drives a JTAG pin Error: Pin "TDO" is assigned to JTAG pin PIN_32, but the pin already drives a JTAG pin Error: Pin "TMS" is assigned to JTAG pin PIN_7, but the pin already drives a JTAG pin В связи с этим вопрос, что делать? в пин планере эти выводы не назначать и всё норм будет?

sazh - ещё раз спа си бо ))) нарисовала схему, тока я слегка жадная =), откомпилировалось, что дальше делать? втыкать программатор и жарить? или чтото настраивать надо? можно чтоб автоматически выводы расставлялись в пин планере? Кварцевый генератор не нужен(мк будет подовать сигналы со скоростью 100-800килогерц иногда простаивать), плис EPM3128ATC100-10(правдали что он стоит 190руб?) будет управлятся при помощи микроконтроллёра, совместимость с 5вольт(там написано 3.3 но совместим).

sazh - спасибо, очень помог. SM - в букварь не полезу но загляну в PDF о архитектуре LE в плис MAXII =)

LPM_SHIFTREG с 1 выводом q[2..0], занимаюсь в кварте давно, и всегда эта проблема совала палки в ноги, изза этого многие лпм имеющие шину приходится делать из элементарных блоков, хочу сделать свой интерфейс ком порта(готовые мне ненужны, интересен процесс))

учить верилог не хочу, мне только простые схемы рисовать и пробывать ), всякие там процессоры не рисую, макс2 захотела юзать потомучто много выводов, и стоет не дорого. Эх щас посмотрела, это к другому семейству, а вот реально скоко там http://avago.ru/linecard/altera/max2/

0-o щас проверю ) Вобщем ради эксперемента от элемента идёт шина q[2..0] и я к шине подключила 3 пина q[0] q[1] q[2] Теперь пишет "Warning: Pin "q[2..0]" is missing source" и указывает на эти 3 порта со всеми проводками и шиной Покажите пример как можно исправить сам рисунок лог. элемента , чтоб от имел вывод не в виде шины а в отдельных линиях, это правится в *.v файлах самого символа я так понимаю?

У меня Quartus II 9.0 (32-Bit) Проэктирую устройства только в схематическом виде. Помогите разобраться, есть вывод и его шина типа qrt[7..0] как эту шину разделить на 8 отдельных линий типа qrt[0] qrt[1] итд, чтобы например qrt[0] присоединялся к входу dff1 а qrt[1] к другому dff2. Отправлять на ... всмысле справочник не стоит, лучше расскажите ) и ещё вопрос, 20 елементов типа dff занимают 20 логических элементов в EPM240T100C5 MAXII, а меньше никак? или унего такая архитектура? вроде написано что 240 = 2400 эквивалентных логических ячеек ((( если это настройки quartus то рассказывайте как сократить число используемых ячеек, скорость не главное, мк не подходит(мк с 80выводами стоит не менее 400руб)