Alexxxxey 0 30 января, 2018 Опубликовано 30 января, 2018 · Жалоба На Cyclone V сделан PCIe Endpoint на основе Cyclone V Avalon-MM Interface for PCIe, на TI C6678 соответственно root. Транзакции на чтение/запись работают в обоих направлениях, а вот с отправкой MSI от endpoint -> root возникли проблемы. Сначала пробовал как в примере и через mailbox регистры. Потом посмотрел через netlist viewer, оказалось что сигнал MSI Request (TLAPPMSIREQ) и другие сигналы (MSINUM, MSITC) у Hard IP посажены на 0. Опция Enable multiple MSI/MSI-X support включена. Подскажите, пожалуйста, в чем может быть проблема? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба Потом посмотрел через netlist viewer, оказалось что сигнал MSI Request (TLAPPMSIREQ) и другие сигналы (MSINUM, MSITC) у Hard IP посажены на 0. Опция Enable multiple MSI/MSI-X support включена Какие еще выводы там доступны на тему msi*? А если без multiple? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Alexxxxey 0 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба У hard ip есть выводы msinum, msifunc, msitc, msireq на все подан 0. Без multiple пробовал, аналогичная картина Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба У hard ip есть выводы msinum, msifunc, msitc, msireq на все подан 0. Без multiple пробовал, аналогичная картина Это плохо, потому что именно msinum и msireq и отвечают за MSI-прерывания... Я так понимаю, речь идет о ARM/Nios процессоре, к которому подключено это ядро? Раздел конечно SoPC, но обязательно ли использовать PCIe ядро таким образом? Или удобнее разобраться с такой формой? Там есть второй вариант, безпроцессорный способ использования. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
krux 8 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба . Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Alexxxxey 0 6 февраля, 2018 Опубликовано 6 февраля, 2018 · Жалоба Это плохо, потому что именно msinum и msireq и отвечают за MSI-прерывания... Я так понимаю, речь идет о ARM/Nios процессоре, к которому подключено это ядро? Раздел конечно SoPC, но обязательно ли использовать PCIe ядро таким образом? Или удобнее разобраться с такой формой? Там есть второй вариант, безпроцессорный способ использования. У PCIe c Avalon-MM интерфейсом два Avalon-MM Slave порта. Работал с ними и из Nios и из консоли с помощью jtag avalon-mm master. При записи в Txs порт данные благополучно передаются в процессор. Там есть варианты ядра с другим интерфейсом, но просто этот для старта мне показался наиболее простым, чтобы проверить работоспособность платы. BAR регистру соответствует мастер порт, к нему подключен блок памяти. TMS соответсвенно просто читает/пишет память. Уже потом стал пробовать транзакции со стороны плис через Txs порт (успешно) и отправку прерываний. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться