rash230691
-
Постов
33 -
Зарегистрирован
-
Посещение
Информация о rash230691
-
Звание
Участник
- День рождения 23.06.1991
-
DVI и TimeQuest
rash230691 опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Доброго всем! Имеется плата с кривым разводом DVI и как следствие кривым приемом данных по этому самому DVI. Решил поправить данную ситуацию с помощью TimeQuest, но, скорее всего из-за малого опыта, у меня это не удалось. Схема всего этого безобразия во вложении, вкратце поясню: данные со скоростью 650 Mbps поступают в сдвиговый регистр 1:10, далее уходят на пиксельной частоте в обработку PLL имеет тип source synchronous, умножает входную частоту на 20, первый выход делит на 2, второй на 20 имеется простой блок подстройки фаз PLL, который ориентируется на входные данные Все что я знаю о источнике сигналов - глазковая диаграмма из спецификации на интерфейс(во вложении, диаграмма нормализованная) Имея сей стартовый набор данных, я набросал ограничений: Описал входную частоту Описал виртуальную частоту со сдвигом 180 градусов(center aligned) Объединил их в одну группу Задал задержки относительного виртуальной частоты Собственно к чему все это... Просьба "оценить" написанные ограничения, да и от советов по приему и десериализации данных сигналов не откажусь
-
Verilog + Modelsim
rash230691 опубликовал тема в Языки проектирования на ПЛИС (FPGA)
Доброго времени суток, форумчане! Бьюсь третий день на следующей проблемой: module SF_main_vlg_tst(); parameter h_p = 5; parameter size = 1024; reg clk; reg reset; reg start; reg signed [15:0] image_re; reg signed [15:0] image_im; reg signed [15:0] signal_re; reg signed [15:0] signal_im; // wires wire eop_o; wire sop_o; wire valid_o; wire [15:0] source_real; wire [15:0] source_imag; reg signed [15:0] image_re_mem [size-1:0]; reg signed [15:0] image_im_mem [size-1:0]; reg signed [15:0] signal_re_mem [size-1:0]; reg signed [15:0] signal_im_mem [size-1:0]; integer i = 0; event fin_sim; event init_done; event file_read_finish; initial begin $readmemb("LFM_re.dat",signal_re_mem); $readmemb("LFM_im.dat",signal_im_mem); $readmemb("LFM_image_re.dat",image_re_mem); $readmemb("LFM_image_im.dat",image_im_mem); end always @(init_done) begin for(i = 0; i < size; i = i + 1) begin @(posedge clk); signal_re = signal_re_mem[i]; signal_im = signal_im_mem[i]; $monitor("[%d]=[%d]",i,signal_re); end signal_re <= 0; signal_im <= 0; ->file_read_finish; end always @(posedge valid_o) begin for(i = 0; i < size; i = i + 1) begin @(posedge clk); image_re <= image_re_mem[i]; image_im <= image_im_mem[i]; end image_re <= 0; image_im <= 0; end always @(posedge start) begin ->init_done; @(posedge clk) start = 1'b0; end initial begin start = 0'b0; repeat(10)@(posedge clk); start = 1'b1; @(file_read_finish) repeat(3000)@(posedge clk); ->fin_sim; end SF_main #(size,16) i1 ( .ch1_imag(signal_im), .ch1_real(signal_re), .clk(clk), .eop_o(eop_o), .image_re(image_re), .image_im(image_im), .reset(reset), .start(start), .sop_o(sop_o), .valid_o(valid_o), .source_real(source_real), .source_imag(source_imag) ); always @(fin_sim) $stop; initial begin reset = 1'b0; repeat(2)@(negedge clk); reset = 1'b1; repeat(1)@(negedge clk); reset = 1'b0; end initial begin:clk_desc clk <= 1'b0; forever #(h_p) clk = ~clk; end endmodule Имеется такой тестбенч, но вот результаты его я объяснить не могу и, соотвтственно, изменить поведение в нужное русло так же не могу. Результаты ниже в аттаче. Как видно - первый раз вычитывается каждое второе значение из памяти, при повторном же - все. Собственно вопрос: что это? и как на это повлиять? Благодарю за внимание
