Перейти к содержанию
    

maphin

Участник
  • Постов

    25
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о maphin

  • Звание
    Участник
    Участник

Контакты

  • ICQ
    Array
  1. Спасибо, я так и решил делать, анализирую фазу атрибутов и если количество байт в фазе аттрибутов > 4 (REQ64 не активен), то на шине больше чем одна фаза данных (burst mode), или если REQ64 активен, то количество байт > 8, тогда тоже burst mode.
  2. Устройство Target. Как определить какая транзакция присутствует на шине PCI-X при команде MEMORY WRITE: пакетная транзакция (burst) или одиночная(DWORD), ведь и в том и в другом случае FRAME и IRDY активны и до и после ответа TRDY, в отличии от PCI, когда при одиночной транзакции записи FRAME устанавливался только на 1 такт.
  3. Как связать ПЛИС серии Virtex4 и Virtex2, используя канал LVDS, если выводы ПЛИС Virtex4 используют стандарт LVDS_25, а выводы ПЛИС Virtex2 используют стандарт LVDS_33? Можно ли, в таком случае, организовать обмен между ПЛИС напрямую?
  4. всем спасибо, разобрался сам. строку Frame_Wr <= Frame_Rd; написал в теле процесса, где задаю входные воздействия, а надо было вне процесса!
  5. Нет, не работает, до wait 100ns; держит начальное значение, а потом Х. :(
  6. Недавно начал писать тесты на VHDL, столкнулся с такой проблемкой Есть проект, где нужно соеденить выход схемы с ее же входом, как корректно описать это в тестбенче? Простое присваивание типа Frame_Rd <= Frame_Wr; (Frame_Rd-вход, Frame_Wr-выход) после бегина, не работает, сигнал Frame_Rd в X-состоянии в behavioral симуляции. Присваивание типа Frame_Rd <= Frame_Wr, в компоненте также приводит к Х. Как правильно сделать?
  7. На плате установлены ПЛИС VirtexII3000-bg728-5C предусмотрен режим загрузки Slave SelectMap Mode (М2=1, М1=1, М0=0), плюс на плате эти ПЛИС объеденины по стандарту JTAG. В документе Virtex-II Platform FPGAs: Complete Data Sheet (DS031 March 29, 2004) на стр.44 написано: Configuration through the boundary-scan port is always available, independent of the mode selection. Selecting the boundary-scan mode simply turns off the other modes. Однако после загрузки конфигурации ПЛИС с использованием порта JTAG, выводы ПЛИС , находятся в состоянии "нуля", даже те выводы, которые согласно конфигурации должны находится в состоянии "единицы"!!! Почему так происходит? Кто сталкивался с подобным?
  8. Какой максимальный ток по ядру может потреблять ПЛИС, без охлаждения и с охлаждением (любым, воздушным, жидкостным и т.д.), что говорит XILINX, по этому поводу? Интересуют серии Virtex2, Virtex2Pro и Virtex4.
  9. 1. У него граничная частота 24 МГц, поэтому 25 я бы использовать не стал. Просто на всякий случай. Уж больно впритык. 2. Xilinx при использовании CLKFB категорически рекомендует использовать сброс. Я сделал так: поставил счетчик, который тактируется прямо входным сигналом (CLKIN), и, если LOCK=0, то на RST подается импульс. И так пока не залочится. Это может и нехорошо, так как вносит дополнительный скос между реальной частотой и CLKIN (так как увеличивается нагрузка на него), однако не всем важна синхронизация с внешними устройствами, да и выровнять этот скос можно с помощью фиксированного сдвига фазы той же PLL. <{POST_SNAPBACK}> 1. При использовании вывода CLKFX как было использовано (см. 1-й пост), работает Digital Frequency Synthesizer (DFS), а унего входная частоста с 1 МГц! К тому-же плата чужая, перепаивать исходный генератор нельзя. 2. Xilinx категорически рекомендует использовать сброс только при external feedback, о чем выводится предупреждениие при создании DCM с помощью CoreGen, если feedback внутренний, как в данном случае, то выводится сообщение(не предупреждение) что он будет сброшен только после конфигурации. Идея со сбросом с помощью счетчика мне понравилась! Однако думаю проблема не в этом, т.к. DCM блок заводиться всегда!, но падает LOCK, только в процессе работы схемы и то не сразу. Скорее всего, действительно проблема в не совсем качесвенном питании, т.к. схема очень много потребляет энергии, что в итоге приводит возможно к некоторой просадке питания.
  10. Кто-нибудь может поделиться прогой Debussy и лекарствойм к ней? На фтп залить хотя бы?
  11. Спасибо, за ответ, хоть что-то прояснилось, а то я думал что только у меня одного такая проблема. Сам сейчас правлю файл создаваемый в WaweForm Editor'е, и задаю нужные воздействия. Но, конечно, правильнее с нуля все ручками писать. Что-ж кажется время пришло :)
  12. Для PCI приходилось делать, но в все в графическом вводе тестов. Однако интерфейсные вещи ИМХО только в реальном железе можно отлаживать, при прогоне в сутки или более. Сильно интерфейс не отмоделируешь в моделях. А модельку простенкую можно и в графике накидать. Но, как уже говорил, согласен текстовый ввод лучше. :cheers: Однако жаль что так и нет ответа на топик :(
  13. Согаласен, убедили, особенно п.2, но хочется получить и ответ на вопрос по топику. Неужели так никто и не пробывал работать в Wаveform Editor 7.1, с шиной inout? Или такой глюк только у меня??
  14. Ну а собственно говоря, почему в разы по сравнению с графическим вводом?? В чем уж такое большое преимущество текстового ввода теста?
  15. Да так и приходиться в данном случае делать, но все таки пока мне удобнее в графической форме задавать тест... ЗЫ: Однако жаль что вы так и не ответили по существу вопроса
×
×
  • Создать...