DemonP

Что вы имели ввиду под real-time исправление ошибок?Насчет стойкости это не совсем верно. В качестве примера вот http://www.maxwell.com/products/microelect.../space-memories Не совсем корректно выразился. Я имел ввиду что собирался использовать SDRAM вместо DDR SDRAM.

Столкнулся со следущей проблемой - нужно создать достаточно большое хранилище данный(размер - 4 Гб). Одно из требований - радиационностойкость(поэтому Micron и Samsung не подходят). Сначала решил делать на SDRAM обычном - получаеться , что нужно 8 микросхем.В случае применения DDR SDRAM - только 4.Но как я понимаю контроллер памяти будет значительно сложнее + заморочки с Vref.Возникает вопрос - какое решение лучше? Также есть второй вопрос - данные нужно периодически выдавать по интерфейсу LVDS со скоростью 40 Мбит/с.Внутри собираюсь использовать 51 контроллер.Есть ли смысл использовать DMA для передачи данных или же можно обойтись без него? ПЛИС ориентировочно собираюсь использовать Actel RT3PE600L.

А принять участие возможно?

Почему же - триггер с асинхронным сбросом , установкой

А с этим то что не так?

Создаю сдвиговый регистр следующим образом module sh_reg(clk,data,wr,din,dout); //Сдвиговый регистр , использующий триггеры input wire clk; input wire wr; input wire [7:0] data; input wire din; output wire dout; genvar i; wire [8:0] dt; assign dt[8]=din; assign dout=dt[0]; generate for(i=0;i<8;i=i+1) begin:sh_r sh dev(clk,dt[i],wr,dt[i+1]); end endgenerate endmodule module sh(clk,d,wr,q); //Единичный D-триггер с асинхронной установкой и сбросом input wire clk; input wire d; input wire wr; output reg q; wire rst,st; assign rst=wr & ~d; assign st=wr & d; always @(posedge clk or posedge rst or posedge st) if(rst) q<=1'b0; else if(st) q<=1'b1; else q<=d; endmodule После компиляции выскакивает следующий warning Warning: Output pins are stuck at VCC or GND Warning (13410): Pin "dout" is stuck at GND Кто-ть подскажите почему это так ?

Ну смотрите - я же не могу записать сразу все 32 разряда.Я должен записать 4 раза по 8. А далее я разрешаю сдвиг и вывожу все 32 разряда.Что здесь плохого? Тем более данные записываются не постоянно. Я видел следующее решение - регистр , а данные в него пишутся асинхронной установкой триггеров в 0 или 1.

Мне необходимо выдавать 32 разрядные данные последовательно. Данные в регистры сдвига поступают асинхронно , по сигналу записи wr по 8 разрядной шине. Я попробовал сделать сначала 16 разрядный регистр - соединив 2 8 разрядных.Вот что получилось module sh_reg(clk,rst,data,wr,di,do); input wire clk; input wire rst; input wire [7:0] data; input wire [1:0] wr; input wire di; output wire do; wire d1; sh dev1(clk,rst,data,wr[0],di,d1); sh dev2(clk,rst,data,wr[1],d1,do); endmodule module sh(clk,rst,data,wr,di,do); input wire clk; input wire rst; input wire [7:0] data; input wire wr; input wire di; output wire do; reg [7:0] dat1; always @(posedge clk or posedge wr) if(wr) dat1[7:0]<= data; else dat1[7:0]<={di,dat1[7:1]}; assign do=dat1[0]; endmodule Синтезирую все это в Synplify Actel edition. Заглянул в RTL и увидел не совсем то , что хотел.Вместо 16 разрядного регистра - первый 8 разрядный и второй почему-то 5. В журнале ошибок Синплифай выдает следующее A: CL106 :"D:\Actel_prj\sh_reg\hdl\sh_reg.v":28:0:28:5|Register dat1 with async load is being synthesized in compatability mode. A Synthesis/Simulation mismatch is possible. Может все связано с этим ?Подскажите пожалуйста что не так и что нужно исправить.

Суть проблемы такова - пытаюсь описать на языке Verilog устройство описанное в теме.Регистр 32 разрядный , шина данных 8 разрядная.На вход идет шина we[3:0] , каждый из разрядов которой позволяет писать в соответсвующее место 32 разрядного регистра( ну т.е we=0010 запишет данные в разряды с 15 по 8). Кроме того регистр должен осуществлять циклический сдвиг.Я так понимаю есть смысл описать 8 разрядный регистр, а потом в верхнем модуле их соединить и закольцевать нужные разряды. Вот код 8 разрядного регистра: module sh_rs(we1,clk,di,data); input wire [7:0] di; input wire clk; input wire we1; output wire data; wire [7:0] doo; assign data=doo[7]; genvar i; generate for(i=0;i<7;i=i+1) begin:sh sr dev(we1,clk,doo[i+1],doo[i]); end endgenerate endmodule module sr(we,cl,din,d0); input wire we; input wire cl; input wire din; output reg d0; wire rst= ~din & we; wire st= din & we; always @(posedge cl or negedge rst or posedge st) begin if(!rst) d0<=1'b0; else if(st) d0<=1'b1; else d0<=din; end endmodule Вопросы у меня следующие 1)Ход решения задачи близок к верному? или можно сделать проще? 2)При синтезе в Synplify PRO(Actel Edition) у меня генерируется 8 разрядный регистр, но почему то кроме соединения одного регистра с другим у каждого регистра оказались соединенными вход и выход.Что не так ?

Посмотрел.Больше скажу -я этот Toolbox изучал, строил блоки на основе исходных .Но повторяюсь - там сжатие на основе DCT(причем двухмерного DCT).Меня же интересует сжатие на основе других деккорелирующих преобразований(кроме DCT и Wavelet).

Тут недавно на форуме предложение работы тема поднималась. Существует огромное число статей предлагающая адаптировать алгоритмы mpeg2, 4 и.т.п. под нужды данной задачи. Причем таких статей большинство.А есть ли какие-ть алгоритмы отличные от данных способные решать данную задачу не хуже? Посоветуйте также книги по данной тематике и математическому аппарату.

В смысле отвалилась?Сам кристалл мертв или ножки отошли? Паяли на нашем производстве на заводе Навигатор кажется.Разведена плата правильно.Высокочастотных сигналов нет(максимальная частота - 5Мгц).Кондеры по 0.1 мкф у кристала самого поставлены.

Есть плата, на плате установлена EP1k30QI208N и конфигурационное устройство EPC2.Через некоторое время перестала загружаться конфигурацмя(все ноги плис висят в логической "1", потребление тока уменьшилось).EPC2 в норме - по jtag конфигурация заливается. Проверил ноги epc2 - припаяны. Собственно вопрос - а в чем еще может быть проблема?

Нахожусь в СПб, пишите на почту dimap1985(собака)gmail.com

Резонит делает достаточно дешево.Заказ у них от 1 дм^2