doom13 0 16 февраля, 2018 Опубликовано 16 февраля, 2018 · Жалоба Приветствую. Вопрос по трансиверам. Получится ли к FPGA (пока смотрю на Kintex-7) с 8-ю трансиверами подключить ЦАП (8 линий JESD204B) и 4 АЦП (по 2 линии JESD204B)? Какие тут могут быть подводные камни? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alexadmin 0 16 февраля, 2018 Опубликовано 16 февраля, 2018 · Жалоба Приветствую. Вопрос по трансиверам. Получится ли к FPGA (пока смотрю на Kintex-7) с 8-ю трансиверами подключить ЦАП (8 линий JESD204B) и 4 АЦП (по 2 линии JESD204B)? Какие тут могут быть подводные камни? По тактированию укладываетесь? Разные частоты RX/TX требуют использования разных PLL, у которых различные рабочие диапазоны. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
doom13 0 16 февраля, 2018 Опубликовано 16 февраля, 2018 · Жалоба По тактированию укладываетесь? Разные частоты RX/TX требуют использования разных PLL, у которых различные рабочие диапазоны. Вот тут и не понимаю, для ЦАПа планируется где-то 6,5 Gbps на линию, для АЦП максимум 5 Gbps на линию. Как понимаю 8 линий передатчика должны работать в связке и по две линии на АЦП? Получится ли правильно принимать данные от 4-х АЦП если для приёмника параметр Lines per Link задать как 8? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alexadmin 0 16 февраля, 2018 Опубликовано 16 февраля, 2018 · Жалоба Вот тут и не понимаю, для ЦАПа планируется где-то 6,5 Gbps на линию, для АЦП максимум 5 Gbps на линию. Как понимаю 8 линий передатчика должны работать в связке и по две линии на АЦП? Получится ли правильно принимать данные от 4-х АЦП если для приёмника параметр Lines per Link задать как 8? Если опорный клок у все АЦП общий - должно работать. jesd-ядро формирут по 32 бита данных на каждую линию, дальше ваше дело как ими распорядиться Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
doom13 0 16 февраля, 2018 Опубликовано 16 февраля, 2018 · Жалоба Если опорный клок у все АЦП общий - должно работать. jesd-ядро формирут по 32 бита данных на каждую линию, дальше ваше дело как ими распорядиться Для АЦП опорный общий. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться