реклама на сайте
подробности

 
 
3 страниц V   1 2 3 >  
Reply to this topicStart new topic
> SignalTap 2 Logic Analyzer, Ошибка : Waiting for clock
Ensider
сообщение Jun 28 2017, 06:52
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 54
Регистрация: 8-03-17
Из: Россия,Москва
Пользователь №: 95 746



После того , как запускаю "Run".Идет бесконечное Waiting for clock.Нашел самом сообщение об ошибке в литературе: "Логический анализатор выполняет захват триггера включения или в запущенном времени и ожидает тактовый сигнал для перехода".Но толком и не понял.Дело в самом CLOCK?Или , что-то другое?На большинство форумах пишут , что виноват CLOCK , но испытав способы устранения, не пришел к успешному результату.Прошу помочь в сложившейся ситуации.
Go to the top of the page
 
+Quote Post
doom13
сообщение Jun 28 2017, 07:02
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 303
Регистрация: 11-03-11
Из: Минск, Беларусь
Пользователь №: 63 539



Проблема с сигналом тактирования для сигналтап, его нет, ищите причину.
Go to the top of the page
 
+Quote Post
Ensider
сообщение Jun 28 2017, 07:07
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 54
Регистрация: 8-03-17
Из: Россия,Москва
Пользователь №: 95 746



Цитата(doom13 @ Jun 28 2017, 07:02) *
Проблема с сигналом тактирования для сигналтап, его нет, ищите причину.

Т.е. я его , как-то некорректно указал в самой программе?

Я использовал обыкновенный делитель.Вот отрывок.

Код
always @(posedge ADC_CLK) begin  

                                              

    if (COUNT == (SYS_CLOCK_FREQ/2 - 1)) begin
        timer_2Hz <= 1'b1;                                  
        COUNT           <= '0;                                    
    end
    else begin
        COUNT           <= COUNT+1;                              
        timer_2Hz <= 1'b0;                                
    end
end
Go to the top of the page
 
+Quote Post
doom13
сообщение Jun 28 2017, 07:34
Сообщение #4


Профессионал
*****

Группа: Свой
Сообщений: 1 303
Регистрация: 11-03-11
Из: Минск, Беларусь
Пользователь №: 63 539



Покажите настройки сигнслтап
Go to the top of the page
 
+Quote Post
Ensider
сообщение Jun 28 2017, 07:37
Сообщение #5


Участник
*

Группа: Участник
Сообщений: 54
Регистрация: 8-03-17
Из: Россия,Москва
Пользователь №: 95 746



Цитата(doom13 @ Jun 28 2017, 07:34) *
Покажите настройки сигнслтап


Вот прикладываю.Я вообще не понимаю почему не видит он его.

Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
doom13
сообщение Jun 28 2017, 07:46
Сообщение #6


Профессионал
*****

Группа: Свой
Сообщений: 1 303
Регистрация: 11-03-11
Из: Минск, Беларусь
Пользователь №: 63 539



ADC_CLK вручную прописали или по нажатию кнопки выбрали, если вручную, то выбирайте из меню по нажатию кнопки.
Иначе смотрите наличие ADC_CLK.
Go to the top of the page
 
+Quote Post
Ensider
сообщение Jun 28 2017, 07:52
Сообщение #7


Участник
*

Группа: Участник
Сообщений: 54
Регистрация: 8-03-17
Из: Россия,Москва
Пользователь №: 95 746



Цитата(doom13 @ Jun 28 2017, 07:46) *
ADC_CLK вручную прописали или по нажатию кнопки выбрали, если вручную, то выбирайте из меню по нажатию кнопки.
Иначе смотрите наличие ADC_CLK.

По нажатию.Таким образом.Он у меня прописан в теле модуля. Да и в Pin Planner.Что ещё может быть не так -то?

Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
doom13
сообщение Jun 28 2017, 07:57
Сообщение #8


Профессионал
*****

Группа: Свой
Сообщений: 1 303
Регистрация: 11-03-11
Из: Минск, Беларусь
Пользователь №: 63 539



Судя по названию линий, АЦП у вас с SPI интерфейсом, а ADC_CLK - клок для SPI со стороны FPGA , т.е. не должен быть входом и Вы должны сами его сформировать.
Go to the top of the page
 
+Quote Post
Ensider
сообщение Jun 28 2017, 08:06
Сообщение #9


Участник
*

Группа: Участник
Сообщений: 54
Регистрация: 8-03-17
Из: Россия,Москва
Пользователь №: 95 746



Цитата(doom13 @ Jun 28 2017, 07:57) *
Судя по названию линий, АЦП у вас с SPI интерфейсом, а ADC_CLK - клок для SPI со стороны FPGA , т.е. не должен быть входом и Вы должны сами его сформировать.

Я должен сам реализовать "клок"?
А таким образом реализовывать нельзя?

Код
reg DATA_TEMP [96:0];                                  // Разрядность даннных АЦП

reg RDY;

reg CNV ;

reg serial_data;

reg SERIAL_BIT;

reg TEMP [96:0];

reg COUNT;


always @(posedge ADC_CLK) begin  

                                              

    if (COUNT == (SYS_CLOCK_FREQ/2 - 1)) begin
        timer_2Hz <= 1'b1;                                  
        COUNT           <= '0;                                    
    end
    else begin
        COUNT           <= COUNT+1;                              
        timer_2Hz <= 1'b0;                                
    end
end
                                                                // Утверждают сигнал CNV
always @ (negedge ADC_CLK)
        begin
            if ((COUNT == 97) || (COUNT == 98))
                CNV = 1'b0;
            else
                CNV = 1'b1;
                     end
                    
                                                              // Чтение последовательных данных в 97-битовый регистр. После этого преобразовать его в параллельный, если счетчик равен 97 (конец потока данных)
                    
                       always @ (negedge ADC_CLK)
        
        begin
                         DATA_TEMP[CNV]   <= (serial_data);
            if (COUNT == 97)
                TEMP <= DATA_TEMP;
                     end
always_ff @(posedge ADC_CLK) begin
    if (timer_2Hz == 1'b1) begin
        timer_1Hz <= ~timer_1Hz;
    end
end
                    
            assign ADC_CNV = CNV ;
            
             
endmodule


Сообщение отредактировал Ensider - Jun 28 2017, 08:10
Go to the top of the page
 
+Quote Post
doom13
сообщение Jun 28 2017, 08:19
Сообщение #10


Профессионал
*****

Группа: Свой
Сообщений: 1 303
Регистрация: 11-03-11
Из: Минск, Беларусь
Пользователь №: 63 539



Посмотрите доку на АЦП, сигнал АЦП соответствующий Вашему ADC_CLK является его входом.
Go to the top of the page
 
+Quote Post
Ensider
сообщение Jun 28 2017, 08:34
Сообщение #11


Участник
*

Группа: Участник
Сообщений: 54
Регистрация: 8-03-17
Из: Россия,Москва
Пользователь №: 95 746



Цитата(doom13 @ Jun 28 2017, 08:19) *
Посмотрите доку на АЦП, сигнал АЦП соответствующий Вашему ADC_CLK является его входом.

Я это понял. Мне просто сказали организовать делитель с такой-то частотой.Я его организовал. Мне нужен клок , который непосредственно на FPGA идет? Что-то все перепуталось. И да если у меня его нет , как уже было сказано , его надо написать?
Go to the top of the page
 
+Quote Post
doom13
сообщение Jun 28 2017, 09:06
Сообщение #12


Профессионал
*****

Группа: Свой
Сообщений: 1 303
Регистрация: 11-03-11
Из: Минск, Беларусь
Пользователь №: 63 539



Делитель какой частоты? Можете взять ее с клоковой ножки FPGA, подключить PLL и затактировать свою систему клоком с PLL.

Цитата(Ensider @ Jun 28 2017, 11:34) *
И да если у меня его нет , как уже было сказано , его надо написать?

Его нужно откуда-то взять, а это, как вариант, клоковая ножка FPGA, при условии что на нее подается сигнал тактирования.

И да, Ваш делитель - "не совсем делитель ", высокий уровень один такт ADC_CLK, все остальное время низкий.
Go to the top of the page
 
+Quote Post
spectr
сообщение Jun 28 2017, 09:23
Сообщение #13


Местный
***

Группа: Свой
Сообщений: 259
Регистрация: 10-12-04
Из: Earth
Пользователь №: 1 437



Похоже что сигналтапу не хватает клоков, чтобы заполнить весь буфер. На АЦП, видимо, у вас идет клок, разрешаемый чипселектом, а не постоянно? В таком случае сделайте еще один такой же клок, но который будет работать постоянно. Тогда сигналтап от него заработает.
Go to the top of the page
 
+Quote Post
Ensider
сообщение Jun 28 2017, 09:37
Сообщение #14


Участник
*

Группа: Участник
Сообщений: 54
Регистрация: 8-03-17
Из: Россия,Москва
Пользователь №: 95 746



Цитата(doom13 @ Jun 28 2017, 08:50) *
Делитель какой частоты? Можете взять ее с клоковой ножки FPGA, подключить PLL и затактировать свою систему клоком с PLL.

Делитель с частотой 10 МHz. Это все через ALTPLL делается?
Go to the top of the page
 
+Quote Post
AVR
сообщение Jun 28 2017, 09:39
Сообщение #15


фанат Linux'а
*****

Группа: Свой
Сообщений: 1 055
Регистрация: 23-10-05
Из: SPB.RU
Пользователь №: 10 008



Должен быть постоянный клок, синхронный с данными, которые хочется захватить. Идет ли он извне или генерируется внутри, мне казалось это не принципиально.
В приведенном куске кода убрана шапка модуля - зачем? Чтоб труднее было помочь?


--------------------
Go to the top of the page
 
+Quote Post

3 страниц V   1 2 3 >
Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd September 2017 - 03:58
Рейтинг@Mail.ru


Страница сгенерированна за 0.01498 секунд с 7
ELECTRONIX ©2004-2016