реклама на сайте
подробности

 
 
114 страниц V   1 2 3 > »  Start new topic
> Языки проектирования на ПЛИС (FPGA)
    Название темы Ответов Автор Просмотров Последнее сообщение
Важные темы
No new Pinned
! Topic has attachmentsДокументация на System Verilog  * 123» 17
Сбор документации на SVerilog. И обсуждение тонких моментов синтаксиса
254 dimasen 59 041 2nd September 2017 - 17:52
Посл. сообщение: JNAD
No new Pinned
124 makc 35 362 16th August 2017 - 10:03
Посл. сообщение: krotan
No new Pinned
! Topic has attachmentsxHDL. Хрестоматия для начинающих :)  * 1234
Начинаем изучать xHDL
58 Murr Von Kater 38 517 8th August 2017 - 04:55
Посл. сообщение: Мур
No New Posts Pinned
! Ссылки на готовые описания модулей на форуме  * 12
все в одном документе/ветке форума
19 Maverick 6 482 11th June 2017 - 16:11
Посл. сообщение: Мур
No new Pinned
80 Vadim 18 624 16th January 2017 - 05:29
Посл. сообщение: warrior-2001
No new Pinned
48 CaPpuCcino 21 651 15th November 2016 - 20:11
Посл. сообщение: radigast
Темы форума
No new
Topic has attachmentsО философии HDL-дизайнера  * 123» 6
Поделитесь мудростью вашего ремесла. Почти пятничное..
83 Мур 2 073 Сегодня, 07:21
Посл. сообщение: Мур
No New Posts  
4 Грендайзер 127 Вчера, 09:53
Посл. сообщение: Грендайзер
No New Posts  
27 misyachniy 538 18th September 2017 - 18:23
Посл. сообщение: cdg
No New Posts  
Массив параметров qsys, tcl
как это сделать?
0 torik 89 18th September 2017 - 09:16
Посл. сообщение: torik
No New Posts  
5 go2winner 239 13th September 2017 - 14:32
Посл. сообщение: bogaev_roman
No New Posts  
19 Maverick 610 12th September 2017 - 17:36
Посл. сообщение: Flip-fl0p
No New Posts  
Topic has attachmentsSPI and FFT communication
Объединение двух проектов в один
4 Ensider 213 9th September 2017 - 10:59
Посл. сообщение: iosifk
No new  
29 Jenya7 741 8th September 2017 - 10:41
Посл. сообщение: Flip-fl0p
No New Posts
ПЗУ как дешифратор
Как лаконично описать модуль ROM?
6 Мур 297 8th September 2017 - 08:10
Посл. сообщение: Мур
No New Posts  
9 jorikdima 443 2nd September 2017 - 21:36
Посл. сообщение: jorikdima
No New Posts  
11 el.d 498 31st August 2017 - 11:14
Посл. сообщение: Tausinov
No New Posts  
Topic has attachmentsInter channel skew
Модуль выравнивания данных в разных каналах данных.
10 Flip-fl0p 521 30th August 2017 - 06:47
Посл. сообщение: Flip-fl0p
No New Posts
0 Boobrilla 253 24th August 2017 - 07:09
Посл. сообщение: Boobrilla
No new
The Top Programming Languages 2017  * 123
VHDL популярнее Verilog
39 Мур 2 466 22nd August 2017 - 13:55
Посл. сообщение: Tue
No New Posts
12 Boobrilla 690 21st August 2017 - 06:30
Посл. сообщение: Boobrilla
No New Posts  
4 Acvarif 389 14th August 2017 - 11:25
Посл. сообщение: andrew_b
No New Posts
Attribute clock_signal от Xilinx  * 12
Чем заменить в Altera?
15 Мур 739 10th August 2017 - 10:58
Посл. сообщение: Мур
No new  
61 Maverick 8 115 2nd August 2017 - 23:08
Посл. сообщение: lexx
No New Posts  
4 Dremlin 676 27th July 2017 - 09:28
Посл. сообщение: KalashKS
114 страниц V   1 2 3 > »  Start new topic
81 чел. просматривают этот форум (гостей: 80, скрытых пользователей: 0)
Пользователей: 1 yu_yu

New Posts  Открытая тема (есть новые ответы)
No New Posts  Открытая тема (нет новых ответов)
Hot topic  Горячая тема (есть новые ответы)
No new  Горячая тема (нет новых ответов) 
Poll  Опрос (есть новые голоса)
No new votes  Опрос (нет новых голосов)
Closed  Закрытая тема
Moved  Тема перемещена
 



Запомнить эти параметры


RSS Текстовая версия Сейчас: 20th September 2017 - 14:58
Рейтинг@Mail.ru


Страница сгенерированна за 0.0137 секунд с 7
ELECTRONIX ©2004-2016