syno

Если под рукой есть доступ к place and route инструменту, то он умеет набрасывать графически pad ring исходя из входного файла с месторасположением падов (в формате TDF , например). Конечно, это очень нерезонное использование такого мощного и дорогого инструмента для такой задачи, но мало ли... Поэтому проще было бы написать несложную программу рисующую условную схему расположения в зависимости от входных данных - двумерной таблицы с расположением/координатами. На 1 этапе это может быть текстовая схема в которой все изображается символами, а потом, когда алгоритм будет отточен под конкретные нужды, можно прикрутить и графику. Нужно только определиться с сеткой координат, ну и продумать как сделать наглядный вывод результата. В принципе, если заморочится можно даже сделать вывод в таблицу excel, то есть автоматически создавать excel файл для каждого варианта размещения. Язык программирования и конкретная реализация алгоритма - конечно же остаюстя на ваш вкус. Можно и что-то готовое поискать, мне сходу ничего не приходит в голову.

Если есть базовые понятия электротехники и интересует переход к проектированию сбис с базовым обзором МОП технологии и собственно методологии проектирования на разных уровнях абстракции от простого к сложному, то рекомендую "Цифровые Интегральные Схемы - методология проектирования.". В закромах точно есть второе издание , в формате djvu. Один из соавторов там жан м рабаи.

Разводка в каналах между ячейками(т.н. канальная разводка) , как ни парадоксально, применяется когда невозможно развести проект над ячейками - например 2 или даже 3 металла может быть недостаточно(зависит от библиотеки, насколько плотно и оптимально располагаются пины, ширины подводящих шин и т.д.). В современных технологиях с большим кол-вом металлов (4 и больше), используется стыковка ячейка-к-ячейке с отражением(double-back) с тем, чтобы корректно состыковать питание и землю - самый плотный вариант по размещению ячеек. По последней картинке - больше похоже не на poly , а на диффузию, обычно она подкладывается под питательные шины чтобы лучше проконтачить подложку по всей площади кристалла.

Есть формат, позволяющий переносить схематику с сохранением расположения элементов, этот формат EDIF. Естественно нужно иметь библиотеку примитивов на обеих сторонах, хотя есть возможность и ее перенести через EDIF. На стороне Cadence поддержка этого формата есть, насчет ментора не знаю. Предупрежу сразу, что гладко эта процедура конвертации не проходит. Так что как минимум свойства не того порядка или местами рваные связи в схематике это обычное дело. К сожалению другой альтернативы нет. Теоретически можно через OpenAccess попробовать, но наверняка ментор не поддерживает. Или в лоб, через импорт CDL нетлиста как Вам тут советуют, но если в схеме больше 10 транзисторов, то такой импорт сродни рисованию с нуля.

Во-первых, это понятно защита интеллектуальной собственности, ну например от других фабрик, во-вторых чтобы конечные пользователи не имели возможности изучить и поправить код и/или задавать "ненужные" вопросы хотлайну, в-третьих криптоопция в тулах насколько я в курсе бесплатна, просто компилишь файл с опцией -шифровать и все.

Правила физической верификации строго привязаны к конкретному техпроцессу и отражают документированные правила проектирования. Зачем вам неопределенные правила какой-то абстрактной фабрики?.. Видимо вы хотите почерпнуть как реализуются конкрентные правила или экстракция приборов, подсчет параметров или что-то еще... В таком случае можно изучить документацию по ашуре, там должны быть приведены хорошие примеры того что я перечислил.. (или проблемы с языком?..)

Приведите логфайл, там все должно быть написано. К верилогу проекта нужны CDL файлы подсхем, если какие-то отсутствует будет ругаться

таким образом получают более однородную структуру кристалла + слоями металлизации увеличивают механическую прочность(для них и нормы повыше >50% заполнения). а вообще, в сети должно быть много информации касательно этого вопроса

залито аплод/еда/тсмц/тсмц013моделс. спасибо Jurenja :a14:

Ищу модели spice/spectre/eldo tsmc0.13 rf process, кто-нибудь может поделиться?

Оо! а киньте мне если у Вас есть - давно хотел глянуть да все руки не доходили )

Верилог можно, но как я уже написал, нормальной удобносмотрибельной схематики Вы все равно не получите ибо при VerilogIn происходит авторасстановка блоков и автотрассировка шин.

Что за топология, GDS и все? тогда нетлист можно только экстрактировать на транзисторном уровне. А если проект есть в encounter, то можно verilog. Нормальный schematic Вы не получите

Лучше бы Вы первую картинку крупным планом дали.. схема подключения нужна

Ды как.. setenv LM_LICENSE_FILE=<path_to_the_nodelocked_lic_file> и всё