Перейти к содержанию
    

OLD_SHURiK

Участник
  • Постов

    62
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о OLD_SHURiK

  • Звание
    Участник
    Участник
  • День рождения 30.05.1959

Старые поля

  • skype
    Array

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

1 386 просмотров профиля
  1. Да , VIVADO кушает оба файла !!! Но кто знал , что для моделирования в Acyive-HDL нужен файл формата *.mem ???? В описаниях про него ни слова !!! ALTERA - ПРОВЕРЯЕТ РАСШИРЕНИЯ !!! для своих моделей !!! -- А чем генерируется *.mem в Vivado ?
  2. 1. IP его (*.coe) генерирует. НО! Его не хочет кушать библиотека Xilinx из Active-HDL при моделировании. 2. Перевод строки работает, читаемость улучшилась. 3. Файл переименован в *.mem 4. Vivado прекрасно его принял и синтезировал и промоделировал (без *.coe)!!! 5. Моделирование в Active-HDL работает. Так и сделал ! )))
  3. Правда остался вопрос: Как инициализировать 16 битную память ???!!!! ((((
  4. Всем спасибо за помощь !!!! Решение задачи найдено тут -> https://forums.xilinx.com/t5/Simulation-and-Verification/Cannot-get-INIT-FILE-to-work-with-elaborator-for-BRAM-SDP-MACRO/td-p/845477 Расширение для файла не имеет значения. Конечный файл выглядит так : Ну что сказать ! НЕ СЛОВ !!!! Ещё раз всем спасибо !!!!!!
  5. не хочет кушать ни пустой .coe ни .mif это MIF а какая у Вас версия библиотек Xilinx для Active-HDL ?! и что говорит доктор по поводу Active-HDL v11.1 ?
  6. исходник ram and *.coe вверху. tb заранее благодарен !!
  7. есть !!! файл генерировался и IP core и самостоятельно и брался "example", всё едино !! так должно быть !
  8. моделируется в Active-HDL. Vivado вообще зависает если указать файл инициализации. до симуляции дело не доходит. всё валится на этапе инициализации симулятора ! пробовал .нех , то же самое !
  9. 1. не останавливается. Наверно потому что это происходит в процессе инициализации симулятора. 2. что *.hex , что *.coe результат один и тот же !
  10. на файл он не ругается ! ошибка указывет строку : это анализ коментария ! куда дальше ?! P.S. VIVADO зависает при моделировании, если указать файл инициализации !!!
  11. Всем привет! Active-HDL 10.3 64bit. библиотека "Active-HDL_10.3.3558.6081_x64_for_Xilinx_VIVADO_2016.4_VHDL_Libraries" Сделана память с использованием BRAM_SDP_MACRO. Моделирование записи и чтения проходит нормально! Но ! При попытке инициализировать память из файла *.coe происходит ошибка ! # ELAB2: Create instances ... # RUNTIME: Fatal Error: RUNTIME_0047 RAMB18E1.vhd (1115): Index 2 out of range (1 to 1). # KERNEL: Time: 0 ps, Iteration: 0, TOP instance. # ELAB2: Last instance before error: /xil_bram_1k_16/BRAM_SDP_MACRO_inst/sdp_bl/ramb18_dp_bl/ram18_bl/TDP/RAMB18E1_TDP_inst # KERNEL: Error: E8005 : Kernel process initialization failed. # VSIM: Error: Simulation initialization failed. Где порылась собака?! Кто подскажет ? Memory *.coe
  12. Всем спасибо ! Вопрос решён! Танцы с бубном, но всё же решён !
  13. для MAC для RGMII txd_clk - выход для GMII txd_clk - выход для MII txd_clk - вход Это точно !
  14. Может задать вопрос глобальней?! Vivado 2018.2; Zynq 7020; Ethernet PHY - DP83867IR; Как подключить Ethernet PHY через EMIO по протоколу GMII на скорости 1000Mbit ?
  15. Всем привет! Столкнулся с проблемой. Vivado 2018.2 + Zynq7020 + Ethernet ETH0 через EMIO. Устанавливается интерфейс GMII. Но в нём сигнал txd_clk является INPUT (как для MII) хотя должен быть OUTPUT, как и все остальные сигналы txd. Ethernet PHY работает по протоколу GMII. И что делать ? Как исправить этот косяк ? Откуда он взялся ? Это что, ошибка VIVADO? Заранее спасибо за все подсказки !
×
×
  • Создать...