Перейти к содержанию
    

Alexxxxey

Участник
  • Постов

    20
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Alexxxxey

  • Звание
    Участник
    Участник

Информация

  • Город
    Array

Посетители профиля

989 просмотров профиля
  1. Доброго времени суток! Вакансии FPGA разработчиков в Санкт-Петербурге у вас актуальны?
  2. Вот интересный вариант - https://github.com/cliffordwolf/picorv32 Кэша у него нет, а память можно подключить внешнюю.
  3. У PCIe c Avalon-MM интерфейсом два Avalon-MM Slave порта. Работал с ними и из Nios и из консоли с помощью jtag avalon-mm master. При записи в Txs порт данные благополучно передаются в процессор. Там есть варианты ядра с другим интерфейсом, но просто этот для старта мне показался наиболее простым, чтобы проверить работоспособность платы. BAR регистру соответствует мастер порт, к нему подключен блок памяти. TMS соответсвенно просто читает/пишет память. Уже потом стал пробовать транзакции со стороны плис через Txs порт (успешно) и отправку прерываний.
  4. У hard ip есть выводы msinum, msifunc, msitc, msireq на все подан 0. Без multiple пробовал, аналогичная картина
  5. На Cyclone V сделан PCIe Endpoint на основе Cyclone V Avalon-MM Interface for PCIe, на TI C6678 соответственно root. Транзакции на чтение/запись работают в обоих направлениях, а вот с отправкой MSI от endpoint -> root возникли проблемы. Сначала пробовал как в примере и через mailbox регистры. Потом посмотрел через netlist viewer, оказалось что сигнал MSI Request (TLAPPMSIREQ) и другие сигналы (MSINUM, MSITC) у Hard IP посажены на 0. Опция Enable multiple MSI/MSI-X support включена. Подскажите, пожалуйста, в чем может быть проблема?
  6. Кажется, атрибуты нужно задавать так: (*noprune*) reg [1:0] cnt;
  7. Популярность Verilog и VHDL можно оценить по числу репохиториев на гитхабе:
  8. Ecли вы тестируете свой компонент с авалон интерфейсом, можете посмотреть avalon verification ip suite, там есть функциональные модели для мастера и слейва.
  9. Ну можно выдернуть из каталога с установленным квартусом именно этот файл и нужные библиотеки, программы чтобы посмотреть зависимости по dll есть)
  10. А в настройких фиттера опция Perform Register Retiming у вас используется?
  11. Можете попробовать консольную версию программатора - quartus_pgm в каталоге quartus/bin. Оболочку квартуса запускать вообще не придется.
  12. Деталей покупки не знаю, этим у нас занимается отдел закупок, и карточка куплена уже пару лет назад. Пример именно под эту карточку. ltssm наблюдаю через signal tap. Пока пробовал только на двух разных ПК. Мне кажется, что может быть проблема в материнке, потому что в разных слотах Link Training доходит до разного состояния. Пока я эту задачу отложил, поскольку не очень приоритетная.
  13. Это я пробовал. Но так как link training не проходит, то карточка и не должна определяться.
  14. Есть отладочная плата Cyclone V GT FPGA - https://www.altera.com/products/boards_and_...clone-v-gt.html Пробовал подключить к ПК и запустить на ней примеры проектов для PCI Express (раз, два) Запускал Gen1 x4, не проходит link training. На одном ПК при подключении к одному слоту (Gen3 x8) ltssm доходит до состояния Polling.Active, к другому слоту (Gen3 x4) доходит до состояния Config.Linkaccept, при этом lane_act = 4’b1000, 8 lanes, хотя слот x4. Пробовал на другом ПК, слот (Gen3 x16) ltssm доходит до состояния Polling.Active. Кто-нибудь сталкивался с подобной проблемой?
×
×
  • Создать...