ivanpa

Спасибо за ссылку, что-то подобное я имел ввиду, когда говорил "на поиграться". Основная же задача как раз в оптимизации алгоритмов под FPGA для прототипирования микросхемы (ASIC). Потому сейчас нет смысла считать блоки памяти и умножители (как впрочем и триггеры). Вопрос был впрочем больше не об этом, а о "подводных камнях" и других "граблях" при работе с данными development board.

Прошу помощи в выборе платы! Задача в перекладывание алгоритмов image processing для дальнейшего перекладывания на ASIC. Алгоритмы весьма вычислительно затратные и даже, если на FPGA будет выполняться не полноразмерная обработка изображения - меньше чем 100k триггеров будет недостаточно. Сейчас смотрю на dev boards от Xilinx (потому как с ними больше опыта имел) В идеале, хотелось бы следующего: dev board с Zynq (процессор больше "на поиграться") и cmos сенсором (FullHD at 30fps). Пока отобрал следующих кандидатов: Gimme2 Zing Xilinx (DK-Z7-VIDEO-G) Есть еще Omnitek oz745, но у них платы с CMOS сенсорами нужно подключать отдельно (причем своих у них нет). И стоит уже совсем не тех денег.

я бы имя поменял.. p.s.может быть я параноик,но это ведь не значит, что за нами не следят?!

Error rate calculator вызывает S-функцию 'scomerrrate2'. думаю проблема в том, что симулинк не понимает, с какой скоростью ему считывать данные с выхода канала. Задайте как-нибудь ему Symbol Rate. Если не справитесь, пишите - я потыкаюсь по блочкам опишу конкретней как это делается. Но все же,лучше было б если вы сделали это сами=)

насколько я понимаю, элементы "строки" это различные для симулинка во времени элементы... ну соответственно и формировать надо таким образом... чуть конкретней сформулируйте задачу(зачем вообще строка-то?) - у людей будет больше шансов вам помочь=)

все зависит от того, какой интерфейс взаимодействия FPGA-PPC. это GPIO процессора или что-то более сложное? если GPIO - понятно, что Вам огород городить придется... и еще, какая максимальная скорость, с которой Вам нужно читать из SRAM, и какая максимальная скорость вашего интерфейса FPGA-PPC?

По поводу того, как сделано суммирование можно тихо поплакать в сторонке,ну да ладно, работать из-за этого не должно перестать... а вот то, что вы там умножаете на нереально большие коэффициенты все, а в итоге берете младшие биты - это и правда проблема. (output_typeconvert <= sum4(7 DOWNTO 0);) минимальный коэффициент,на который вы умножаете равен 4933. положим вы умножаете на это число единицу - в ответе будет 69(mod(4933,256)) - это и правда то,что вы хотите получить? видимо, все же нужно брать старшие биты,нет? (output_typeconvert <= sum4(31 downto 24) )

gnd/Vcc имелось ввиду нужный, в зависимости от используемой полярности импульса сброса... пора,видимо, уже VHDL код в студию=) без него вряд ли разберемся... а вы точно копируете из матлаба все необходимые файлики? или там только кусок vhdl кода?

наверняка, в упомянутой мной статистической радиотехнике тихонова - оно есть(сейчас нет ее под рукой - не могу проверить)... а вообще,я бы посоветовал поискать в этой подборке(тихонов там тоже есть): http://rutracker.org/forum/viewtopic.php?t=1314193

а ресет у вас в верном положении?=) подтяните на пробу на "gnd/Vcc" . да и в чем тогда заключается "неработоспособность фильтра?" вообще не работает или "не фильтрует?"

как я понимаю, у Вас должен быть блочек, который отвечает за взаимодействие с ПЛИС через PLB. Я просто не совсем знаком с тем, как в PPC работает интерфейс взаимодействия c FPGA. вы просто используете GPIO на шине plb? он весьма не быстр, лучше бы,конечно, что-то другое для этих целей... ну можно просто сделать команду для ПЛИС "читай из SRAM +начальное смещение + необходимый размер считываемого блока". А она уже складывает это в буфер и начинает выдавать в процессор, либо сразу транслирует в gpio вашего PPC. только сможет ли он с GPIO читать с нужной скоростью?

Нет-нет, FIFO как раз то... Вам нужно FIFO и сериалайзер(преобразователь в последовательный код из параллельного). Когда в FIFO не пусто, вы читаете из FIFO и преобразуете это в последовательный код(нужен сигнал запрещения повторной записи в сериалайзер, когда он еще что-то двигает). После того как сериалайзер выдвинул данные, если в FIFO что-то есть вы снова оттуда читаете и преобразуете это в последовательный код... идея ясна,я надеюсь?

"дженирик" это "generic". Не знаю насчет строгой литературной точности - параметры, которые можно задавать различными для одного и того же блочка(entity) при различных его использованиях. по поводу сигнала с АЦП: какой бит старший, какой младший - точно верно? попробуйте без фильтра поподавать константы на связку ацп-цап и посмотреть, насколько адекватно работает...

да, и правда, все больше сомнений:"а фильтр ли не работает?" вы на 100% уверены, что не работает именно фильтр?

Если я из ваших слов верно понял задачу, то она состоит в следующем: у вас есть SRAM, у вас есть PowerPC внутри Virtex 4. Вы хотите написать блочок в ПЛИС, который будет осуществлять требуемый обмен между SRAM и powerPC(через ПЛИС). Если так, то вы вольны делать почти, все что угодно=) По-моему, должно выглядеть как-то так: процессор отдает команду ПЛИС(режим работы/начальный адрес/количество вычитываемых данных), ПЛИС же по получении этой команды, соблюдая все временные диаграммки, лезет в SRAM, и выдает Вам куда-то(не знаком с интерфейсами ppc-fpga, хотя может и там fsl?=) ) требуемые данные. а функции,вы в итоге сами себе и напишите, я это так понимаю=)