Перейти к содержанию
    

belena7

Участник
  • Постов

    9
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Контакты

  • ICQ
    Array

Посетители профиля

662 просмотра профиля
  1. 4etko simuliruetsya pamyat' dlya Xilinx i sgenerirovannaya CoreGen i vzyataya kak VHDL component(toje iz xilinx library) ne zabud' ukazat' v Flow Setting neobxodimuyu informaciyu(HDL synthesis, Implementation i DEVICE) problem ne bilo... A dlya kakogo device SRAM?
  2. U TI recomendation kone4no ne xilible kak naprimer Spartan3 zapitat', eto mojet pozvolit' sebe tot u kogo net ograni4eniy po razmeru PCB. Vsya zamoro4ka v tom 4to VCCINT doljen ustanovit'sya v chipe ran'she 4em VCCAUX i VCCO. 4asa 4erez dva proveru est' li smblsl v takom controle nad zapuskom (budu proveryat' svoyu novuyu platu s XC50S3 i miniaturnblmi suppliers dlya vsex trex pitaniy) 8)
  3. da. zaxodish' v CoreGen vibiraesh' tam Block RAM, opredelyaesh' razmer address i data bus (isxodya iz dostupnosti v tvoem Virtex) ono tebe generiruet i tbl vstavlyaesh' iz file *.vho ego kak component v svoi code. Vsego lish'
  4. Naskol'ko ya znayu, u Spartana u Altera Cyclon i tonu podobnoe vnutri vse odno net tristate i on etot MUX po LUT rastashit. Dlya timinga lu4she ispol'zovat' megafunction ili CoreGen i flooplaner dlya ego placementa
  5. voobshe encoders(analogovie i serial'nie) eto odna iz moix tem na rabote, tak 4to esli est' voprosbl po nim i po obrabotke vsegda gotov
  6. Ya delayu proshe 4em Atmel: Nu na vxode estestvenno filtruesh' spikes (xotya bi i tak kak u Atmel) a zatem prosto formiryu A/B rise/fall edges event pulses i elementarno logu4eski iz A,B,A_rise,A_fall,B_rise,B_fall signals drive up/down events for postion counter...(voobshe ne lublu state mashins, prosto ne perevarivayu)
  7. Я говорю про дешевые чипы: Spartan and Cyclone. И интересно знать мнение общества. Nas4et Spartan3 i Cyclon2. Primeryal proekt pod oba chipa functionality poxojee, xotya architecture nemnogo raznaya. U Altera proshe ispol'zovanie megafunction kak component, u Xilinx nado vse configurirovat' 4erez CoreGen 4to nemnogo napryagaet. U Spartan 3 BRAM bol'shego razmera i ix sootvetstvenno men'she, v etom plane nebol'shie RAM blocks v Cyclon 2 mne kajutsya gibche. Nu a ostanovilsya na Spartane 3 potomu 4to predostavlyaet XC50S3 package CP132 razmerom vsego 8x8 4to i stalo kriteriem v vibore chipa. Altera voobshe poka takoi package ne imeet a fbga 16x16 obeshali tol'ko v konce vesnbl. No voobshe oni rasslabilis' i Xilinx ix na4al pressovat' i oni zashevelilis' sei4as
×
×
  • Создать...