реклама на сайте
подробности

 
 
17 страниц V   1 2 3 > »   
Reply to this topicStart new topic
> Документация на System Verilog, Сбор документации на SVerilog. И обсуждение тонких моментов синтаксиса
dimasen
сообщение Aug 7 2006, 14:13
Сообщение #1


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Ищу документацию на System Verilog.
Нашёл всяческие презантации и "перечни" отличий от Verilog'a (назовём ANSI Verilog smile.gif )
А нормальной доки так и не нашёл.
Go to the top of the page
 
+Quote Post
PavelSh
сообщение Aug 7 2006, 16:24
Сообщение #2





Группа: Участник
Сообщений: 12
Регистрация: 18-07-06
Пользователь №: 18 902



Цитата(dimasen @ Aug 7 2006, 18:13) *
Ищу документацию на System Verilog.
Нашёл всяческие презантации и "перечни" отличий от Verilog'a (назовём ANSI Verilog smile.gif )
А нормальной доки так и не нашёл.


http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет?

Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается.
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 7 2006, 17:02
Сообщение #3


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Цитата(PavelSh @ Aug 7 2006, 20:24) *
http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет?

Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается.

Есть у меня этот док, так себе...
Взял я доку на КВАРТУС. Половина функций не поддерживается angry.gif Если не больше.
От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... тоже пока безуспешно.
Go to the top of the page
 
+Quote Post
Golikov A.
сообщение Aug 7 2006, 19:04
Сообщение #4


Гуру
******

Группа: Свой
Сообщений: 4 186
Регистрация: 17-02-06
Пользователь №: 14 454



Цитата(dimasen @ Aug 7 2006, 21:02) *
Цитата(PavelSh @ Aug 7 2006, 20:24) *


http://www.eda.org/sv/SystemVerilog_3.1a.pdf не подойдет?

Но лучше взять документацию на конкретный тул и посмотреть, что реально поддерживается.

Есть у меня этот док, так себе...
Взял я доку на КВАРТУС. Половина функций не поддерживается angry.gif Если не больше.
От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим... тоже пока безуспешно.



Может коль пошла такая пьянка, найти другой язык?
Языки - это все инструменты, почему такая привязанность?
Go to the top of the page
 
+Quote Post
Doka
сообщение Aug 7 2006, 20:39
Сообщение #5


Electrical Engineer
******

Группа: СуперМодераторы
Сообщений: 2 061
Регистрация: 4-10-04
Из: Russia, Moscow
Пользователь №: 778



Цитата(dimasen @ Aug 7 2006, 21:02) *
Взял я доку на КВАРТУС. Половина функций не поддерживается angry.gif Если не больше.
От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим...


в подспорье: Вопросы системного уровня проектирования

могу еще куда-нить выложить:
SystemVerilog For Design: A guide to using SystemVerilog for HW design and Modeling. Stuard Sutherland, Simon Davidmann // Kluwer Academic Publishers

to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)


--------------------
Блог iDoka.ru
CV linkedin.com/in/iDoka
Sources github.com/iDoka


Never stop thinking...........................
Go to the top of the page
 
+Quote Post
Postoroniy_V
сообщение Aug 8 2006, 06:55
Сообщение #6


МедвеД Инженер I
****

Группа: Свой
Сообщений: 816
Регистрация: 21-10-04
Пользователь №: 951



Цитата(Doka @ Aug 8 2006, 00:39) *
Цитата(dimasen @ Aug 7 2006, 21:02) *
Взял я доку на КВАРТУС. Половина функций не поддерживается angry.gif Если не больше.
От того кстати говоря ищу параллельно какие-нибудь внешние компиляторы; Леонардо, МоделСим...


в подспорье: Вопросы системного уровня проектирования

могу еще куда-нить выложить:
SystemVerilog For Design: A guide to using SystemVerilog for HW design and Modeling. Stuard Sutherland, Simon Davidmann // Kluwer Academic Publishers

to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

1)моделсим вроде его не поддерживает(возможно ошибаюсь blush.gif ), а вот questSIM может, и может ещё и на systemC симулировать
2)активХДЛ поддерживает и systemverilog и systemC.
3)к sv присматриваюсь только, "вещь хорошая" smile.gif . Жаль в квартусе только initial support of sv

Сообщение отредактировал Postoroniy_V - Aug 8 2006, 07:01


--------------------
Cogito ergo sum
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 8 2006, 07:41
Сообщение #7


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Цитата(Doka @ Aug 8 2006, 00:39) *
to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

Я уже месяц пишу на убогом Квартус-СВерилоге. Даже в этом убогом квартусе, Сверилог очень привлекателен. Например очень удобно:
когда мы пишем:
always @(a or cool.gif
y = a + b;

теперь не обязательно указывать весь Sensitivity List, для этого есть ключевое слово:
always_comb
y = a + b;

регистров не появится. так сказать - страховочное слово.
для регистров: always_ff

Цитата(dimasen @ Aug 8 2006, 11:34) *
always @(a or cool.gif

вот, блин, смайлики smile.gif smile.gif smile.gif
always @(a or b )
Go to the top of the page
 
+Quote Post
Postoroniy_V
сообщение Aug 8 2006, 08:14
Сообщение #8


МедвеД Инженер I
****

Группа: Свой
Сообщений: 816
Регистрация: 21-10-04
Пользователь №: 951



Цитата(dimasen @ Aug 8 2006, 11:41) *
Цитата(Doka @ Aug 8 2006, 00:39) *

to all: а кто-нить вообще здесь на форуме есть, кто использует SV? Насколько моделсим его поддерживает (версий от 6.1 и выше)

Я уже месяц пишу на убогом Квартус-СВерилоге. Даже в этом убогом квартусе, Сверилог очень привлекателен. Например очень удобно:
когда мы пишем:
always @(a or cool.gif
y = a + b;

теперь не обязательно указывать весь Sensitivity List, для этого есть ключевое слово:
always_comb
y = a + b;

регистров не появится. так сказать - страховочное слово.
для регистров: always_ff

Цитата(dimasen @ Aug 8 2006, 11:34) *
always @(a or cool.gif

вот, блин, смайлики smile.gif smile.gif smile.gif
always @(a or b )

Однако Вы даёте smile.gif
уже в верилоге -2001 появилось (*) вместо всего сенсивити листа!
тоесть

always@(*)
begin
a<= b+c;
d<=a+e;
.....
end


--------------------
Cogito ergo sum
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 8 2006, 08:38
Сообщение #9


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Цитата(Postoroniy_V @ Aug 8 2006, 12:14) *
Однако Вы даёте smile.gif
уже в верилоге -2001 появилось (*) вместо всего сенсивити листа!
тоесть

always@(*)
begin
a<= b+c;
d<=a+e;
.....
end

Гыыыы smile.gif)
действительно, работает. мне казалось, что я пробовал, не получилось и неудивился, потому что в квартусе работал smile.gif
Лана.
Покажу что у меня из ДОКов есть.
Прикрепленный файл  1a_DesignOverview.pdf ( 237.39 килобайт ) Кол-во скачиваний: 1805

Прикрепленный файл  2003_SNUG_paper_SystemVerilog.pdf ( 203.49 килобайт ) Кол-во скачиваний: 1257


Прикрепленный файл  2003_SystemVerilog_white_paper.pdf ( 85.94 килобайт ) Кол-во скачиваний: 1271

Прикрепленный файл  CummingsSNUG2004Boston_2StateSims.pdf ( 137.86 килобайт ) Кол-во скачиваний: 1178

Прикрепленный файл  verilog.9up.pdf ( 101.67 килобайт ) Кол-во скачиваний: 1315

Прикрепленный файл  CummingsSNUG2004Boston_2StateSims.pdf ( 137.86 килобайт ) Кол-во скачиваний: 1246
Go to the top of the page
 
+Quote Post
Doka
сообщение Aug 8 2006, 10:01
Сообщение #10


Electrical Engineer
******

Группа: СуперМодераторы
Сообщений: 2 061
Регистрация: 4-10-04
Из: Russia, Moscow
Пользователь №: 778



Цитата(Postoroniy_V @ Aug 8 2006, 10:55) *
1)моделсим вроде его не поддерживает(возможно ошибаюсь :blush: ), а вот questSIM может, и может ещё и на systemC симулировать
2)активХДЛ поддерживает и systemverilog и systemC.
3)к sv присматриваюсь только, "вещь хорошая" :) . Жаль в квартусе только initial support of sv

ну судя по изучению содержания мануала по моделсиму - SV он поддерживает, только вот systemC чаще попадается в содержании - насчет полноты не могу сказать. некомпетентен в этих языках :(
.
вот у меня тоже перепутье, так сказать: к чему присматриваться?! в плане моделирования..
с одной стороны после верилога SV - ближе.
с другой: вроде как systemC и поддерживается шире, да и в литературе больше упоминаний:
в "основы проектирования интегральных схем и систем" (Казёнов) сказано, что только systemC имеет возможность TLM, а у Немудров, Мартин в "системы-на-кристалле. Проектирование и развитие" так и вовсе сказано, что нет иного будущего, кроме как systemC. :(



Цитата(dimasen @ Aug 8 2006, 12:38) *
Покажу что у меня из ДОКов есть.

вы бы выкладывали в более юзабельном виде. Этож всеже форум, а не фтп-свалка. пример


--------------------
Блог iDoka.ru
CV linkedin.com/in/iDoka
Sources github.com/iDoka


Never stop thinking...........................
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 8 2006, 11:25
Сообщение #11


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Цитата(Doka @ Aug 8 2006, 14:01) *
вот у меня тоже перепутье, так сказать: к чему присматриваться?! в плане моделирования..
с одной стороны после верилога SV - ближе.
с другой: вроде как systemC и поддерживается шире, да и в литературе больше упоминаний:
в "основы проектирования интегральных схем и систем" (Казёнов) сказано, что только systemC имеет возможность TLM, а у Немудров, Мартин в "системы-на-кристалле. Проектирование и развитие" так и вовсе сказано, что нет иного будущего, кроме как systemC. sad.gif

Честно говоря, пока не представляю применение systemC для PLD.
Go to the top of the page
 
+Quote Post
dsmv
сообщение Aug 8 2006, 16:22
Сообщение #12


Местный
***

Группа: Свой
Сообщений: 421
Регистрация: 6-09-05
Из: Москва
Пользователь №: 8 284



Цитата(Golikov A. @ Aug 7 2006, 23:04) *
Может коль пошла такая пьянка, найти другой язык?
Языки - это все инструменты, почему такая привязанность?



Из презентаций по System Verilog узнал что там есть такая штука ка интерфейс,
т.е. можно объявить некую шину как структуру, в которой будут и входные и выходные
параметры. При этом облегчиться соединение компонетов, наверное.

Так ли это, есть там интерфейс ?
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 8 2006, 20:51
Сообщение #13


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



Цитата(dsmv @ Aug 8 2006, 20:22) *
Из презентаций по System Verilog узнал что там есть такая штука ка интерфейс,
т.е. можно объявить некую шину как структуру, в которой будут и входные и выходные
параметры. При этом облегчиться соединение компонетов, наверное.

Так ли это, есть там интерфейс ?

Ага. Всё прально понял!
Go to the top of the page
 
+Quote Post
iMiKE
сообщение Aug 9 2006, 06:49
Сообщение #14


Частый гость
**

Группа: Свой
Сообщений: 121
Регистрация: 8-05-05
Из: Новосибирск
Пользователь №: 4 824



хех, интересно-интересно.....значит эктив7 ещё и систем Верилог поддерживает, ща заценим что там да как, мне вообще нравится эта идея ОО в языках моделирования :-)
Go to the top of the page
 
+Quote Post
dimasen
сообщение Aug 9 2006, 07:28
Сообщение #15


Участник
*

Группа: Свой
Сообщений: 59
Регистрация: 12-07-04
Из: Санкт-Петербург
Пользователь №: 313



А кто нить знает, какой софт ещё поддерживает SV? Больше всего интересует этап синтезирования. С симуляцией и верификацией, я уже понял, хорошо справляется МоделСим.
Go to the top of the page
 
+Quote Post

17 страниц V   1 2 3 > » 
Reply to this topicStart new topic
3 чел. читают эту тему (гостей: 3, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2017 - 02:36
Рейтинг@Mail.ru


Страница сгенерированна за 0.01505 секунд с 7
ELECTRONIX ©2004-2016