Цитата(Александр77 @ Apr 3 2017, 21:36)

Наверное разработчик на начальном этапе должен знать какими у него будут данные.
Далее опираясь на знания преобразуют std_logic_vector либо в unsigned, либо в signed.
Предположим я знаю какие у меня данные, например, знаковые.
Но я то указал? что работаю с std_logic_vector и не хочу преобразовывать в signed, ведь указанные операции можно производить и с std_logic_vector.
А вот как их будет реализовывать компилятор?
Цитата(Мур @ Apr 4 2017, 09:06)

На мой взгляд выяснить все нюансы не сложно, сделав пример с тестбенчем... вот это и будет момент истины
Это конечно да, просто хотелось бы подтверждения.
Ладно поствлю вопрос по-другому:
a, b : std_logic_vector(5 downto 0);
Указанные операции гарантированно будут проводиться в знаковом виде? Независимо какой модуль подключен ....unsugned или ...signed
c <= signed(a) + signed(

;
c <= signed(a) * signed(

;
if signed(a) > signed(

then ....
А если так то гарантированно что все операции беззнаковые?
c <= unsigned(a) + unsigned(

;
c <= unsigned(a) * unsigned(

;
if unsigned(a) > unsigned(

then ....