реклама на сайте
подробности

 
 
2 страниц V  < 1 2  
Reply to this topicStart new topic
> Verilog. Инициализация ROM в разных модулях
Golikov A.
сообщение Mar 30 2017, 11:49
Сообщение #16


Гуру
******

Группа: Свой
Сообщений: 4 232
Регистрация: 17-02-06
Пользователь №: 14 454



нет... не надо дополнительных ковычек, должно быть просто
parameter path = "c:\bbb.hex";

это проблема квартуса, судя по тому что он 7.1 вы видать работаете с воронежскими флексами, иначе не понимаю зачем такой древний когда уже и 14 то не очень новыйsm.gif или это что-то другое?

на форуме такая же проблема в далеком 2009
http://www.alteraforum.com/forum/showthread.php?t=20266


тогда вам остается:
Либо parameter [WORD_SIZE * WORD_COUNT - 1 : 0] ROM_DATA = {16'h0001, 16'h0002 ....};
и передавать сразу такую длинную строку снаружи, или массив если квартус 7 протянет. А этот параметр формировать в файле верхнего уровня, может из файла.

Либо сделать один общий файл с данными, и передавать индекс записи

Либо сделать функцию преобразование параметра в строку

parameter единственный способ передать настройки модуля.
Go to the top of the page
 
+Quote Post
mse
сообщение Mar 30 2017, 12:08
Сообщение #17


Знающий
****

Группа: Свой
Сообщений: 699
Регистрация: 3-05-05
Пользователь №: 4 693



Цитата(Golikov A. @ Mar 30 2017, 15:49) *
нет... не надо дополнительных ковычек, должно быть просто
parameter path = "c:\bbb.hex";

это проблема квартуса, судя по тому что он 7.1 вы видать работаете с воронежскими флексами, иначе не понимаю зачем такой древний когда уже и 14 то не очень новыйsm.gif или это что-то другое?

Не, отрабатываю на Ц-2, вроде всегда хватало. Не такой монстроузный и всё такое. Ну, всё одно на Ц-4 лезть надо, буду свежее осваивать.
Спасибо всем за участие. ;О)
Go to the top of the page
 
+Quote Post
mse
сообщение Mar 30 2017, 15:39
Сообщение #18


Знающий
****

Группа: Свой
Сообщений: 699
Регистрация: 3-05-05
Пользователь №: 4 693



Цитата(mse @ Mar 30 2017, 16:08) *
Не, отрабатываю на Ц-2, вроде всегда хватало. Не такой монстроузный и всё такое. Ну, всё одно на Ц-4 лезть надо, буду свежее осваивать.
Спасибо всем за участие. ;О)

Таки, да, ларчик об пол открывался. 16.1 съел. Но, по сравнению с 7.1, какой он тормозной!
Да, кстати, не даст ли кто наводку на толковый букварь по временнОму моделированию в МоделСим?
Go to the top of the page
 
+Quote Post
Fitc
сообщение Mar 30 2017, 19:48
Сообщение #19


Частый гость
**

Группа: Свой
Сообщений: 80
Регистрация: 21-10-11
Пользователь №: 67 894



Цитата(mse @ Mar 27 2017, 22:23) *
Есть вопрос. Как решить, не нашёл. Есть модуль, который многократно используется в проекте. Внутри него есть ROM. Собственно, модули и отличаются только содержимым ROM. Альтеровская LPM содержит внутри инстанса ROM путь к файлу. Но этот механизм не подходит для моего случая. Т.к. придётся отказаться от многократного использования модуля и написания уникальных модулей с конкретной прошивкой ROM.
Как можно передать в вериложный модуль описания ROM, путь к файлу прошивки из верхнего иерархического уровня, как параметр/переменную для модуля?
Вот сюда:
Код
// megafunction wizard: %ROM: 2-PORT%
// GENERATION: STANDARD
// VERSION: WM1.0
// MODULE: altsyncram

    defparam
...
        altsyncram_component.init_file = "my_file_0.mif",

транзитом, через модуль более верхнего уровня.


defparam переопределяет значения параметров экземпляра модуля. Практически во всех своих старых примерах кода Altera использует defparam для переопределения параметров вместо списка параметров. Список параметров появился в стандарте Verilog 2001, в стандарте Verilog 1995 его еще не было, возможно поэтому во всех своих древних модулях, Altera использует defparam вместо списка параметров. Если хотите использовать старый Quartus - используйте defparam.




Однако, у defparam есть ряд ограничений, а также в последних стандартах SystemVerilog не рекомендуют использовать defparam и сообщают, что, возможно, уберут defparam из языка в будущих стандартах
Go to the top of the page
 
+Quote Post
Golikov A.
сообщение Mar 31 2017, 06:17
Сообщение #20


Гуру
******

Группа: Свой
Сообщений: 4 232
Регистрация: 17-02-06
Пользователь №: 14 454



А чем временнОе моделирование отличается от обычного?

Надо просто какое-то руководство по написанию тестбенчей, можно глянуть в сторону UVM express, моделсим это порезанная квеста, весьма адекватный симулятор.
Go to the top of the page
 
+Quote Post
andrew_b
сообщение Mar 31 2017, 09:01
Сообщение #21


Профессионал
*****

Группа: Свой
Сообщений: 1 827
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757



Цитата(Golikov A. @ Mar 31 2017, 09:17) *
А чем временнОе моделирование отличается от обычного?
Под временным обычно понимают моделирование с рельными задержками.
Go to the top of the page
 
+Quote Post
mse
сообщение Mar 31 2017, 13:16
Сообщение #22


Знающий
****

Группа: Свой
Сообщений: 699
Регистрация: 3-05-05
Пользователь №: 4 693



Цитата(Golikov A. @ Mar 31 2017, 10:17) *
А чем временнОе моделирование отличается от обычного?

Надо просто какое-то руководство по написанию тестбенчей, можно глянуть в сторону UVM express, моделсим это порезанная квеста, весьма адекватный симулятор.

Обычное, это RTL, а то - gate level.
Криво написал, да...
Go to the top of the page
 
+Quote Post
Александр77
сообщение Mar 31 2017, 19:45
Сообщение #23


Знающий
****

Группа: Свой
Сообщений: 564
Регистрация: 10-07-09
Из: Дубна, Московская область
Пользователь №: 51 111



Цитата(andrew_b @ Mar 31 2017, 12:01) *
Под временным обычно понимают моделирование с рельными задержками.

В обычном идет проверка на функциональность, а во временнОм моделировании дополнительно учитываются задержки в логике (по данным из файлов .sdo и .vho).
Единственное, если не путаю, года два-три назад альтера отказалась от генерации этих файлов, и рекомендовала ограничиться функциональным моделированием.
Go to the top of the page
 
+Quote Post

2 страниц V  < 1 2
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th November 2017 - 07:44
Рейтинг@Mail.ru


Страница сгенерированна за 0.01285 секунд с 7
ELECTRONIX ©2004-2016