the_king_orange_summer

поделитесь заветными битиками на 13.1.4, пожалуйста :rolleyes:

С временным ограничением решил. Спасибо Все равно ниос хардвейр не видит соединения с юзерборд где-то что-то не так делаю. Буду дальше копать что не так

присоединяюсь к вопросу. делаю простой проектик на циклон4е. В Qsys использую NIOSIIProc, On-Chip Memory, Jtag UART, PIO, System ID Peripheral. Пользуюсь QuartisII 13.0. генерится time_limited.sof - и всё. может как вылечить можно? Шьюсь time_limited.sof, висит окно OpenCore Plus Status поверх окна программирования. далее, при запуске через NIOS II Hardware вылазит сообщение, что соединений не обнаружено или не залит sof.Причиной этого является time_limited?

Плюсую. С MAX7000 не связывайтесь. Старье. Не самые лучшие впечатления от работы с этой серией.

set_false_path -from ["входы"] -to [all_clocks] ???

воооо. вроде ясно. проблема решилась после установки фильтров по входам. как я понял, по входу ловилась метастабильность в случайный момент времени, т.к. входной сигнал никак не синхронизирован с улицы. Куда уходил в этой ситуации автомат - неизвестно. 2+ последовательных триггеров эту проблему решили

вмешаюсь немного. а вот если его застробить частотой - тут разве будет корректно работать и не может получиться метастабильности на этом триггере?

к сожалению, проблема наблюдается вновь. причем, не только с этим модулем проекта. с временным анализом непонятно ровным счетом ничего тогда мне :krapula:

favalli, можешь попробовать забежать на кафедру №2. может чем смогут помочь. там же лабы вводились, железо вналичии было. правда, я под это дело уже не попал. а когда заглядывал, на глаза только макс2 попадались. но мало ли. Как это ни странно, но выходит, что на кафедре автоматики плисов больше, чем на электронике)

чего вы человека давите) правильно вы описали в файлах иерархией выше ничего больше дополнительного с этим сигналом делать не надо. выводите на пин - и все дела. правильно ли всё организовано для ОБЩЕЙ задачи (о чем начали говорить все выше) - этого-то вопроса тс не задавал)

Доброго времени суток! Необходимо проводелировать проект. В проекте присутствует прием по последовательному интерфейсу, описание которого будет занимать достаточное много строк. Так и просится использовать для этих целей task. При моделировании в тестбенче пишу строки /*выше созданы переменные, проведена инициализация*/ //создаю задачу передачи данных по последовательному интерфейсу task UART; output reg in; reg [14:0] IN_DATA; integer i, j; begin for (j=0; j < 8; j = j + 1) begin #1 IN_DATA [11:0] = $random; #1 IN_DATA [14:12] = j; #10 in = 1; #32 in = 0; #96 in = 1; #64 in = 0; for (i=0; i < 15; i = i + 1) begin #32 in = 1; #32 in = IN_DATA[14-i]; #64 in = 0; end #32 in = 0; #5500 in = 0; end #1500000; end endtask //генерация сигналов always begin Wait_Clk (10); UART(IN[7]); end /*далее, описание соединений*/ Провожу моделирование и вижу, что сама задача UART работает (регистр in меняет свои значения в нужные моменты), а вот в регистр IN[7] эти данные не подгружаются. В чем проблема? что я пишу не так? Заранее благодарю

Поставил преобразователь уровней (SN74LVC от TI) - пока проблема не наблюдалась больше.

Тк SCLK - это, конечно, клок для АЦП. Но частота-то мала. 1 МГц. При этом смена данных от АЦП на шине DOUT происходит по СРЕЗУ SCLK, а я их забираю по фронту SCLK. Так что тут должно быть всё гладко в любом случае. Есть такое дело) тут я немного "схалявил" :rolleyes: Но проблем с этим глитчем нет. Осц ее не показывает даже. Бесспорно, тут поправить необходимо. Но описанная проблема вряд ли из-за этого. SDC and TimeQuest API Reference Manual от Altera ничего об этой команде не слышал) порою и в этом направлении. СПАСИБО!

Имеет место быть, но проблема, по всей видимости, не в этом: если б пробиралась помеха по входу - автомат "шел" бы дальше, а он останавливается.

Вот мой SDC-файлик. derive_clock_uncertainty create_clock -period 8MHz -name {clk} [get_ports {clk}] create_generated_clock -name {clk_div_8} -divide_by 8 -source [get_ports {clk}] [get_registers {cnt[2]}] set_clock_groups -exclusive -group {clk} set_clock_groups -exclusive -group {clk_div_8} Собсно, в нем задан клок, задан деленный клок.Весь проект синхронный, по фронтам. Разве еще что-то нужно накручивать для таймквеста, чтобы всё было хорошо? если да, то можете хоть намекнуть, что это) курил статьи товарища des00. Там, вроде, ничего такого не говорилось. Заранее, благодарю. Вы имеете ввиду временнОе моделирование? К сожалению, никак не могу подружить квартус12 и моделсим в плане симуляции на gate-уровне.. А разве он покажет что-то нехорошее, если таймквет говорит, что всё окнорм? По возможности буду копать в этом направлении. Спасибо! Тож есть вероятность. Пока руки до этого варианта не дошли. А у вас была подобная ситуация? Тут не оч понятно, зачем. В данном варианте на функциональной симуляции хоть задержки видно, так сказать, для понимания что по какому клоку произошло. Не очень понятно, что вы имеете ввиду? Что куда прописать в конфигурации? Приходит на ум лишь фильтр на основе счетчика, опять же. Вы это имеете ввиду? Заранее благодарю за ответ