hardware.developer

Спасибо всем откликнувшимся, вернее не откликнувшимся!!! тестовый проект в связке LAN8720+LPC1769 (LPCXpresso 1769revB) запустился! web сервер работает, ping проходит... Проект собран в IAR 7.50/ Если кому то нужно предоставлю в частном порядке, совершенно беЗДВОДМЕЗНО!!!!

прошу помощи товарищей, которые имеют опыт работы с девайсом LAN8720. Собственные идеи уже иссякли, в том числе шаманство с бубном. Пытаюсь поднять Ethernet в связке LPC1769+LAN8720 (LPCXpresso 1769) плюс стек uIP , разъем HR911105A +IAR, но пока не получается. Когда то делал тестовый проект для кейловской платы с контроллером LPC2368 и phy DP83848 там все получилось и я радовался тому, что через WEB страничку мог управлять светодиодом. Проект тот у меня сохранился и я его решил модифицировать для нового контроллера внес изменения где это необходимо (переопределил память для RXdescriptor , поменял ID для PHY и т.д.) проект компилируется , определяется сеть происходит AUTOnegotiate, даже какие то данные в буффер приходят, но при этом устройство пропинговать не могу и вообще ничего не могу. Заметил такую проблему, что мой LAN8720 не переходит в режим сброса, т.е. я ему посылаю команду SOFTWARE RESET и ожидаю когда Soft Reset bit в регистре Basic Control Register станет равным 0, но этого не происходит. Хотелось бы для начала разобраться с этим, кто нибудь сталкивался с таким поведением? или может у кого- нибудь имеется тестовый проект для 1769 и LAN8720? С благодарностью приму любой совет. СПАСИБО !!!

Роман, спасибо за отклик. Буду пробовать!

Уважаемое сообщество! Прошу оказать морально-техническую поддержку. Намедни решил попрактиковаться с FGPA Xilinx S6. Решил сделать управляемый синтезатор. Казалось бы, задача тривиальная, бери IP ядро и готово. Сделал быстренько проект самый простой. Фиксированная выходная частота. Проверил в симуляторе, работает. Подцепил user constraints файл, назначил выводы, казалось бы все. Однако не работает. я уже исчерпал все идеи. если бы микросхема была не рабочей, то я не видел бы на экране осциллоскопа меандр , но он есть, а отсчетов DDS нету. Прошу помочь кто чем может. Текст проекта прикладываю.. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.STD_LOGIC_ARITH.all; use IEEE.NUMERIC_STD.all; Library XilinxCoreLib; library UNISIM; use UNISIM.VComponents.all; entity top_level is port ( clock : in std_logic; DDS_out_data : out std_logic_vector (11 downto 0) ); end top_level; architecture Behavioral of top_level is component DDS_CORE port( clk : in std_logic; sine: out std_logic_vector (11 downto 0) ); end component; attribute syn_black_box : boolean; attribute syn_black_box of DDS_CORE: component is true; begin MY_DDS : DDS_Core port map ( clk =>clock, sine => DDS_out_data); end Behavioral;

Уважаемое сообщество! Прошу оказать морально-техническую поддержку. Намедни решил попрактиковаться с FGPA Xilinx S6. Решил сделать управляемый синтезатор. Казалось бы, задача тривиальная, бери IP ядро и готово. Сделал быстренько проект самый простой. Фиксированная выходная частота. Проверил в симуляторе, работает. Подцепил user constraints файл, назначил выводы, казалось бы все. Однако не работает. я уже исчерпал все идеи. если бы микросхема была не рабочей, то я не видел бы на экране осциллоскопа меандр , но он есть, а отсчетов DDS нету. Прошу помочь кто чем может. Текст проекта прикладываю.. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.STD_LOGIC_ARITH.all; use IEEE.NUMERIC_STD.all; Library XilinxCoreLib; library UNISIM; use UNISIM.VComponents.all; entity top_level is port ( clock : in std_logic; DDS_out_data : out std_logic_vector (11 downto 0) ); end top_level; architecture Behavioral of top_level is component DDS_CORE port( clk : in std_logic; sine: out std_logic_vector (11 downto 0) ); end component; attribute syn_black_box : boolean; attribute syn_black_box of DDS_CORE: component is true; begin MY_DDS : DDS_Core port map ( clk =>clock, sine => DDS_out_data); end Behavioral;

такая же проблема, но описание на VHDL/ все тестовые сигнала вроде присутствуют, вижу изменение состояния выхода, но оно почему то однократное , может кто подскажет в каком направлении копать. Если проблема в вышеописанном timescale, то как вставить код в VHDL описание!? Заранее спасибо. test.jpg

Рассмотрю предложения по удаленному виду сотрудничества связанные с вопросами разработки радиоэлектронной аппаратуры. Квалификация: 1. Микроконтроллеры : Atmel, NXP (ARM7,Cortex-3M), Миландр; 2. ПЛИС: на профессиональном уровне в активе один завершенный проект на SPARTAN3, проект реализован на VHDL в XILINX ISE; 3. САПР: CodeVision, AtmelStudio, IAR, Keil и др.; 4. Разработка печатных плат c использованием САПР Altium Designer; Более подробная информация, в том числе примеры выполненных работ, предоставляется потенциальному заказчику индивидуально. e-mail: [email protected]