[cosmobot 0]

Сразу хочу сразу извиниться за возможно некорректный вопрос, дело в том что до данного момента совершенно не сталкивался с подобными задачами и совершенно не знаком ни с продуктами Aldec ни Cadence ни с Verilog и VHDL(только начинаю изучать пока на уровне повторения примеров из туториала) , и был подключен к ее решению только потому что судя по всему единственный человек на кафедре который умеет нормально пользоваться linux(LDV имеется у нас пока только под Linux)

 

Возникла проблема провести верификацию AHDL(Verilog, VHDL) проекта в Cadence LDV, поскольку дальнейшая разработка проекта будет поизводиться в Cadence IC (и хотелось бы быть уверенным что люди которые будут этим заниматься не столкнулись с неразрешимыми проблемами)

 

Так вот собственно вопрос, даже несколько.

 

Возможна ли такая миграция проекта из AHDL в LDV, и верификация в нем ?

И вообще в какой форме должен быть проект что бы у людей которые будут заниматься проектированием далее(ниже RTL уровня ) не возникло проблем ?

Только ли это Verilog и VHDL файлы или что то еще(какие то проектные файлы , конфигурация и тп)?

Существуют какие либо программы преобразователи форматов или они не нужны?

 

Очень жду каких либо комментариев и советов, ссылок на документы и тп

Спасибо.

[Кнкн 5]

Сразу хочу сразу извиниться за возможно некорректный  вопрос, дело в том что до данного момента совершенно не сталкивался с подобными задачами и совершенно не знаком ни с продуктами Aldec ни Cadence ни с Verilog и VHDL(только начинаю изучать пока на уровне повторения примеров из туториала) , и был подключен к ее решению только потому что судя по всему единственный человек на кафедре который умеет нормально пользоваться linux(LDV имеется у нас пока только  под Linux)

 

Возникла проблема провести верификацию AHDL(Verilog, VHDL)  проекта в Cadence LDV, поскольку дальнейшая разработка проекта будет поизводиться в Cadence IC    (и хотелось бы быть уверенным что люди которые будут этим заниматься не столкнулись с неразрешимыми проблемами)

 

Так вот собственно вопрос, даже несколько.

 

Возможна ли такая миграция проекта из AHDL в LDV, и верификация в нем ?

И вообще в какой форме должен быть проект что бы у людей которые будут заниматься проектированием далее(ниже RTL уровня ) не возникло проблем ?

Только ли это Verilog и VHDL файлы или что то еще(какие то проектные файлы , конфигурация и тп)?

Существуют какие либо программы преобразователи форматов или они не нужны?

 

Очень жду каких либо комментариев и советов, ссылок  на документы и тп

Спасибо.

<{POST_SNAPBACK}>

 

Конечно придется преобразовать AHDL в Verilog или VHDL

Xilinx давал утилиту Xport для автоматического преобразования.

[cosmobot 0]

Боюсь я из за своей некомпетентности неправильно сформулировал вопрос. Была небольшая путаница терминов , замените все упоминания ahdl на Active HDL (ну не знал про сущестовавание альтеровского языка описания, потому и использовал неверный акроним)

 

Проект в Active - HDL (уже написан на Verilog и VHDL), есть какие то методы его экспорта в форматы понятные Cadence LDV (подобно как Aldec Active HDL умеет импортировать проекты Modelsim), или придется руками все делать?

[vetal 0]

В принципе проблемм не должно быть, ведь hdl, он и в африке hdl. К примеру смотрите любые корки, они работают под всеми средами.

[cosmobot 0]

Спасибо . Это радует.

А руководство по написанию тестбенчей не подскажите?

Просто документация от Cadence как правило упоминат какие кнопки и когда нажимать и не дает общей картины.

[vetal 0]

На фтп есть книжка Writing Testbenches.

[cosmobot 0]

Мне это мало полезно, но за название книги еще раз спасибо , может гдето и найдется.

 

Нашлась на http://file.21ic.com.cn/RFDesign/05.30.04%...DL%20Models.pdf

может другим участникам будет полезно.

[lexx 0]

В принципе если тект без последних прибамбасов стандартов, то проблем быть не должно. В описании на софт есть упоминание про поддерживаемый стандарт. А главное это не LDV (NCSim или Turbo), а на чем будешь синтезировать, BuildGates имеет еще больше ограничений.