Перейти к содержанию
    

Djamal

Участник
  • Постов

    21
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Djamal

  • Звание
    Участник
    Участник
  • День рождения 12.07.1990

Старые поля

  • LinkedIn
    Array

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

1 536 просмотров профиля
  1. Так я и из Москвы знаю как минимум двоих ребят, которые по реквесту HR отправляли резюме еще в Мае, и пока без фитбэков. Офис действительно в НН.
  2. Ну наверно имеется в виду: питание, чай/печеньки, ДМС, на сколько строгий график и тд(или это только в белокаменных так зажрались?)
  3. Так лекции поди не резиновые, вот и пытался уложиться в лимиты. Объясняя програмисту особенности кремниевой реализации, можно уходить в дебри очень надолго)
  4. Об этом можно подробнее? Полное название книги или ссылку на скач. Беглый гуглинг не внес ясности
  5. Ну зачем же так консервативно? SV реально местами упрощает процесс проектирование и последующей модификации. Просто это нужно делать осторожно и не сидеть на древних версиях тулов. Я например заранее проверяю синтезом в DC конструкции, которые вызывают подозрение.
  6. Туплю, извините. :rolleyes: Черт с ним с ncverilog, еще разок перефразирую суть проблемы: Есть например модуль, в модуле параметризованны размерности входных/выходных шин, соответственно, поэтому, сами параметры мне нужно объявить до объявления внешних портов, но при этом сделать это так, чтобы они остались локальными только для этого блока(т.е вариант объявить их до module - не канает). Поэтому единственный вариант который я вижу - это конструкция вида module xxx #( parameter yyy = 10 ) ( input [yyy:0] bus ); Но при этом Design Compiler отказывается синтезировать это . А кокретно ему не нравится объявление параметров в таком виде, т.к если убрать их - то все ок. При этом он даже не ругается толком. Пишет например: Information: Building the design 'crc16' instantiated from design 'digit' with the parameters "|((N%reset%)(N%clk_i%)(N%if_sys_bus_s%I%if_sys_bus%%))". (HDL-193) Warning: Cannot find the design 'crc16' in the library 'WORK'. (LBR-1) Warning: Unable to resolve reference 'crc16' in 'digit'. (LINK-5) Соответственно резонный вопрос: как быть?
  7. Не-не. `ZZZ задефайнен в отдельном файле, который тоже инклюдится(он заинклюжен). Таким образом подразумевается что запись типа `define XXX 'h01 имеет место быть Немножко поясню. Если я определяю параметры до module, т.е вот так parameter YYY = `ZZZ, .... module XXX( input [YYY:0] bbb, ..... ); то Design Vision нормально кушает его, но при этом, уже NCVerilog в свою очередь при моделировании начинает ругаться на такое объявление. А объявить параметры после объявления внешних портов я не могу, т.к эти параметры используются в размерностях шин(input [YYY:0] bbb), и ругаться будет уже на это.
  8. Всем привет! У меня такой вопрос. Пытаюсь синтезнуть нетлист в Design Vision (2010) для одного проекта, но некоторые модули из него вываливаются т.к в них используются параметры в виде: module XXX#( parameter YYY = `ZZZ, ...... ) ( input rst, ..... ); Кто сталкивался с таким? Как побороть такую проблему, желательно без перекраивания кода?
  9. Имеются две выпаянные EP2S130F1020I4. Есть ли желающие разжиться данными плисками? :rolleyes: Адекватна ли цена например в 50к за штуку, учитывая что например тут она стоит 341,597р? С предложениями пишите на djamalb(собака)mail.ру, в аську 310-637-o9o или в личку тут.
  10. Ну дык все правильно, об этом по ссылке выше и пишут: Соответственно вводится арбитр который "разруливает" спорные ситуации в пользу того кто обратился первым Или я не понял суть вопроса?
  11. Выкладывай проект целиком, посмотрим-с :rolleyes:
  12. Ну вот я беру запускаю NCV набирая в консоли ncverilog -f t_go.f В t_go.f у меня прописано примерно следующее -v93 -gui -sv -access +rwc -nowarn "NONPRT" -incdir /home/users/libraries/ -incdir ../../../bench -v /home/users/libraries/IOLIB_140_F8/VERILOG_LD/IOLIB_140_F8.v ../../Memory/EEPROM/eeprom_72kb.v Запускается NCV с проектом, а добавление сигналов в waveform и запуск моделирования каждый раз приходится делать ручками, в то время как хочется написать это один раз в скрипте и пользоваться. Например в modelsim у меня для этого есть .do файл в котором прописано что-то вроде : onerror {resume} quietly WaveActivateNextPane {} 0 add wave -noupdate /top_tb_fpga/com_addr_o_plus0 add wave -noupdate /top_tb_fpga/r0_i add wave -noupdate -divider <NULL> add wave -noupdate -group sys_bus /top_tb_fpga/OSNOVA/DIGIT/pr_adr_o add wave -noupdate -group sys_bus /top_tb_fpga/OSNOVA/DIGIT/sedrd_o .... ... Да, действительно в хелпе есть то что нужно, спасибо. Осталось разобраться.
×
×
  • Создать...