Перейти к содержанию
    

Подключения в VHDL

Привет !

 

Вопрос следующий:

 

Имею

signal one : std_logic_vector ( 3 downto 0);

signal two : std_logic_vector ( 3 downto 0);

 

Надо

one (3 downto 0) <= two (0 to 3);

 

Получается реализовать только как

one(3) <= two(0);

one(2) <= two(1);

и т д.

Наверное должно получится с использованием FOR .. GENERATE если, например, шина большая

 

 

А может есть способ проще?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...