[cdg 0]

Есть ли на просторах Verilog какая либо возможность проверки параметров на допустимые границы (Synplify, Quartus, ISE), что-то типа ASSERT в AHDL? Кто как выкручивается?

[miiicha 0]

Есть ли на просторах Verilog какая либо возможность проверки параметров на допустимые границы (Synplify, Quartus, ISE), что-то типа ASSERT в AHDL? Кто как выкручивается?

<{POST_SNAPBACK}>

 

Synplify prints a warning when trying to assign bigger signal into smaller one.

[cdg 0]

Мало применимо, для более широких целей.

[ReAl 0]

Есть ли на просторах Verilog какая либо возможность проверки параметров на допустимые границы (Synplify, Quartus, ISE), что-то типа ASSERT в AHDL? Кто как выкручивается?

<{POST_SNAPBACK}>

Тааак... А в VHDL такое есть?

А то я тут решил потихоньку кроме AHDL что-то освоить и как раз вчера начал один мелкий проект на верилоге делать...

А у меня в AHDL этих ASSERT-ов довольно много (половина, правда, с severity info, но зато остальные - error)

[oval 0]

Есть ли на просторах Verilog какая либо возможность проверки параметров на допустимые границы (Synplify, Quartus, ISE), что-то типа ASSERT в AHDL? Кто как выкручивается?

<{POST_SNAPBACK}>

Тааак... А в VHDL такое есть?

А то я тут решил потихоньку кроме AHDL что-то освоить и как раз вчера начал один мелкий проект на верилоге делать...

А у меня в AHDL этих ASSERT-ов довольно много (половина, правда, с severity info, но зато остальные - error)

<{POST_SNAPBACK}>

В VHDL для этих целей используется конструкция assert, как я понимаю, аналогичная assert AHDL.