реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Параметризируемая конкатенация
nice_vladi
сообщение Feb 6 2018, 06:58
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 52
Регистрация: 7-09-16
Из: Томск
Пользователь №: 93 239



Всем привет!

Вопрос знатокам:

Есть несколько шин, допустим, по N бит. Их количество пусть задается параметром pNUM. Эти шины нужно объединить в одну, разрядностью, соответственно pNUM*N бит (конкатенировать).

Какой конструкцией SystemVerilog это можно описать? С условием "написать и забыть", не правя вручную каждый раз, при изменении значений N и pNUM.

Сообщение отредактировал nice_vladi - Feb 6 2018, 07:27
Go to the top of the page
 
+Quote Post
ilkz
сообщение Feb 6 2018, 07:18
Сообщение #2


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 9-09-11
Пользователь №: 67 084



Код
parameter N=8,
parameter pNUM=4
...
input [N*pNUM-1:0] input_bus;

wire [N-1:0] bus0=input_bus[0*N +: N];
wire [N-1:0] bus1=input_bus[1*N +: N];
wire [N-1:0] bus2=input_bus[2*N +: N];
wire [N-1:0] bus3=input_bus[3*N +: N];


Только так - объединением в одну общую толстую шину. По-другому - почти что никак. Ограничения верилога. Используйте систем верилог.

UPD:
А чисто конкатенация будет вот так:
Код
parameter N=8,
parameter pNUM=4
...
input [N-1:0] bus0,
input [N-1:0] bus1,
input [N-1:0] bus2,
input [N-1:0] bus3,
output [N*pNUM-1:0] output_bus
...
assign output_bus = {bus3, bus2, bus1, bus0};

Опять же, параметризовать этот ассигн в рамках верилога - невозможно.

Сообщение отредактировал ilkz - Feb 6 2018, 07:28
Go to the top of the page
 
+Quote Post
nice_vladi
сообщение Feb 6 2018, 07:26
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 52
Регистрация: 7-09-16
Из: Томск
Пользователь №: 93 239



Цитата(ilkz @ Feb 6 2018, 07:18) *
....
Только так - объединением в одну общую толстую шину. По-другому - почти что никак. Ограничения верилога. Используйте систем верилог.


Очепятался) для SystemVerilog.

И я имел в виду обратную задачу: пачку верёвок упаковать в одну. laughing.gif

Сообщение отредактировал nice_vladi - Feb 6 2018, 07:28
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Feb 6 2018, 08:05
Сообщение #4


Профессионал
*****

Группа: Свой
Сообщений: 1 127
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(nice_vladi @ Feb 6 2018, 09:58) *
...
Есть несколько шин, допустим, по N бит. Их количество пусть задается параметром pNUM. Эти шины нужно объединить в одну, разрядностью, соответственно pNUM*N бит (конкатенировать).

Какой конструкцией SystemVerilog это можно описать? С условием "написать и забыть", не правя вручную каждый раз, при изменении значений N и pNUM.
Все зависить от того как заданны входные шины.
Если шина задана как упакованный массив : wire|reg [pNUM-1:0][N-1:0]; bus_in то делать ничего не нужно.
Если шины задана как неупакованный массив : wire|reg [N-1:0] bus_in [0:pNUM-1]; то объединяем в for цикле
Код
generate
  for (genvar gi=0; gi<pNUM; ++gi) begin
    assign bus_ou_w[gi*N +: N] = bus_in[gi];
  end
endgenerate

always_ff @(posedge clk) begin
  for (int ii=0; ii<pNUM; ++ii) begin
    bus_ou_r[ii*(N+1)-1 : ii*N] <= bus_in[ii];
  end
end
А вот если входные шины заданны индивидуально - wire|reg [N-1:0] bus0_in, bus1_in, bus_in_A, bus_in_B, ... то тут универсального решения нет. В некоторых случаях можно выкрутится с помощью макросов c постановками и условием по pNUM.

Удачи! Rob.
Go to the top of the page
 
+Quote Post
doom13
сообщение Feb 6 2018, 08:12
Сообщение #5


Профессионал
*****

Группа: Свой
Сообщений: 1 400
Регистрация: 11-03-11
Из: Минск, Беларусь
Пользователь №: 63 539



или проще
Код
module bus
#(
    parameter W = 8,
    parameter N = 4
)
(
    input [W-1:0] bus_in [0:N-1],
    output [W*N-1:0] bus_out
);
    genvar i;
    
    generate
        for(i = 0; i < N; i++)begin : b
            assign bus_out[W*(i+1)-1:W*i] = bus_in[i];
        end
    endgenerate

endmodule
Go to the top of the page
 
+Quote Post
des333
сообщение Feb 8 2018, 23:19
Сообщение #6


Профессионал
*****

Группа: Свой
Сообщений: 1 129
Регистрация: 19-07-08
Из: Санкт-Петербург
Пользователь №: 39 079



Цитата(RobFPGA @ Feb 6 2018, 11:05) *
Приветствую!

Все зависить от того как заданны входные шины.
Если шина задана как упакованный массив : wire|reg [pNUM-1:0][N-1:0]; bus_in то делать ничего не нужно.
...


А если как неупаковынный, то сначала упаковать sm.gif

Код
module test #(
  parameter DATA_W = 2,
  parameter CNT    = 4
) (
  input  [DATA_W-1:0]     in [CNT-1:0],

  output [CNT*DATA_W-1:0] out
);

logic [CNT-1:0][DATA_W-1:0] pack;

always_comb
   for( int i = 0; i < CNT; i++ )
     pack[i] = in[i];

assign out = pack;

endmodule


--------------------
Go to the top of the page
 
+Quote Post
nice_vladi
сообщение Feb 9 2018, 05:37
Сообщение #7


Участник
*

Группа: Участник
Сообщений: 52
Регистрация: 7-09-16
Из: Томск
Пользователь №: 93 239



Всем спасибо)
Получил достаточно примеров biggrin.gif
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 18th July 2018 - 18:03
Рейтинг@Mail.ru


Страница сгенерированна за 0.01005 секунд с 7
ELECTRONIX ©2004-2016