[Тимур090793 0]

Доброго времени суток!

 

 

Разрабатываю систему связи на микросхеме AD9361.

 

Возникла проблема подключения внешнего тактового сигнала, который требует уровень 1.3 В p-p.

 

Для тактирования системы использую clock distribution, который выводит CLK 20 МГц CMOS 1.8 В. (clock distribution также тактирует ПЛИС(LVDS)).

 

Вот что написано в референс мануале на AD9361 (UG-570):

 

The level for the clock should be 1.3 V p-p maximum(lower

swings can be used but will limit performance). This signal can

be a clipped sine wave or a CMOS signal. The best performance

will be seen with the highest slew rate possible.

The XTALN (Pin M12) has an input resistance of ~ 10kΩ in

parallel with 10 pF.

 

Использовать отдельный тактовый генератор для AD9361 я не могу так, как хочется чтобы тактовая была одна для всей системы.

 

Найти clock distribution с нужным выходом не удалось.

 

Какие варианты деления уровня тактового сигнала можно применить? Может резистивный делитель? Или делитель на конденсаторах? Или на диодах ограничитель сделать? Или есть микросхема, которая сможет преобразовать уровень сигнала до 1.3 В на 20 МГц с малым джиттером?

Изменено 7 марта, 2017 пользователем Timur_AVASYS

[GenaSPB 11]

Нет ощущения, что там опечатка? Правильный вариант "не менее", как мне кажется. Упоминание CMOS рядом так же намекает.

Изменено 7 марта, 2017 пользователем Genadi Zawidowski

[MegaVolt 25]

Какие варианты деления уровня тактового сигнала можно применить? Может резистивный делитель? Или делитель на конденсаторах? Или на диодах ограничитель сделать? Или есть микросхема, которая сможет преобразовать уровень сигнала до 1.3 В на 20 МГц с малым джиттером?

1. Выход плисины и низкий уровень джиттера могут быть несовместимыми понятиями.

2. С наскоку я не нашёл ответов. Но если судить по демоборде вход сделан 50 омным. И большие уровни сигнала там скорее всего быть не должны.

3. Я бы в этой ситуации пытал аналоговых девиц на их форуме требуя поддержки и ясности.

4. поделить на резистивном делителе 20МГц-овую опору для pll не вижу ничего криминального. точно так же как и ограничить её диодом.

 

[VladimirB 1]

Нет ощущения, что там опечатка? Правильный вариант "не менее", как мне кажется. Упоминание CMOS рядом так же намекает.

 

Опечатки там скорее всего нет, т.к. питание 1.3В

 

 

Доброго времени суток!

Разрабатываю систему связи на микросхеме AD9361.

Возникла проблема подключения внешнего тактового сигнала, который требует уровень 1.3 В p-p.

Для тактирования системы использую clock distribution, который выводит CLK 20 МГц CMOS 1.8 В. (clock distribution также тактирует ПЛИС(LVDS)).

..

Какие варианты деления уровня тактового сигнала можно применить? Может резистивный делитель? Или делитель на конденсаторах? Или на диодах ограничитель сделать? Или есть микросхема, которая сможет преобразовать уровень сигнала до 1.3 В на 20 МГц с малым джиттером?

 

Взять любой КМОП буфер, поддерживающий питание 1.3В. Вот первый, например, первый попавшийся в гугле: 74AVCH1T45.

Джиттера буфер много не добавит: помниться тут в теме про PLL кто-то фазовые шумы ТиниЛоджиков мерял - они очень низкие получались.

Ну и резистивный делитель никто не отменял. Я бы два этих варианта заложил, а там какой лучше окажется.

 

Сами мы на своих платах кварц Epson 40МГц пока юзаем - работает. Внешнее тактирование ещё не пробовали.

 

P.S.

ИМХО по AD9361 у аналоговых девиц чего-то выпрашивать на форуме бесполезно.

Микросхема сложно-навороченная, а к ней даташитик страниц на 20 приложили и UG на 128 страниц.

Вопросов тьма, а ответов на форумах нету. Типовой ответ, такой же как и в UG: "смотрите код на C++".

 

 

[PetrovichKR 0]

P.S.

ИМХО по AD9361 у аналоговых девиц чего-то выпрашивать на форуме бесполезно.

Микросхема сложно-навороченная, а к ней даташитик страниц на 20 приложили и UG на 128 страниц.

Вопросов тьма, а ответов на форумах нету. Типовой ответ, такой же как и в UG: "смотрите код на C++".

 

Да, у них даже описание регистров SPI на эту микросхему только по NDA. А качество их кода с гитхаба, как на Си, так и на Verilog, оставляет желать лучшего...

 

Часть информации есть еще в вики AD, но конкретно по согласованию уровней при внешнем тактировании там ничего нет.

[Тимур090793 0]

Спасибо за предложенные варианты!

 

А как насчёт решения со схемы отладочной платы AD-FMCOMMS5-EBZ (страницы 2, 3 - подключение к XTAL_N, страница 4 - буфер тактовой)?

 

Они подают тактовую 40 МГц 1.8 В CMOS через конденсатор (39 пФ). Видимо, делят с помощью этого кондёра и внутренней ёмкости ad9361 (10 пФ) (хотя как-то сомнительно). Еще там стоит емкость на 18 пФ на землю, но она помечена, как DNI.

 

Из юзер гайда:

 

If using an external clock, then connect the clock to the XTALN ball (M12) via an AC coupling capacitor. (TheXTALP ball is a no connect in this case.)

Ensure that the external clock peak-to-peak amplitude does not exceed 1.3 V.

[_4afc_ 24]

Лет 10 назад видел странную схему клока на борде у максима:

 

[TarelkaSemok 0]

Удивительно, как мало в даташите информации. Когда я их АЦП изучал, там всегда все с избытком, а тут для такой навороченной схемы с гулькин нос.

 

Спасибо за предложенные варианты!

 

А как насчёт решения со схемы отладочной платы AD-FMCOMMS5-EBZ (страницы 2, 3 - подключение к XTAL_N, страница 4 - буфер тактовой)?

 

Они подают тактовую 40 МГц 1.8 В CMOS через конденсатор (39 пФ). Видимо, делят с помощью этого кондёра и внутренней ёмкости ad9361 (10 пФ) (хотя как-то сомнительно). Еще там стоит емкость на 18 пФ на землю, но она помечена, как DNI.

 

Из юзер гайда:

 

If using an external clock, then connect the clock to the XTALN ball (M12) via an AC coupling capacitor. (TheXTALP ball is a no connect in this case.)

Ensure that the external clock peak-to-peak amplitude does not exceed 1.3 V.

При использовании просто последовательного 39пФ кондера амплитуда р-р будет чутьчуть выше 1.3В все-таки (~1.4В), при условии, что делиться будет на внутренние 10пФ. И то, я бы на это значение не надеялся. А вот поставить полноценный конденсаторный делитель, как в схеме платы - это уже можно. Тогда заведомо амплитуда будет известная.

 

Лет 10 назад видел странную схему клока на борде у максима:

Странно только то, что нарисовано справа налево. Так-то это слегка своевольное использование LVDS приемника в качестве компаратора. Приглядитесь к обозначениям: минус и плюс входы фиксируются на постоянку с возможностью подстройки. А клок через кондер дергает только плюс.