реклама на сайте
подробности

 
 
3 страниц V  < 1 2 3 >  
Reply to this topicStart new topic
> The Top Programming Languages 2017, VHDL популярнее Verilog
ViKo
сообщение Jul 28 2017, 17:25
Сообщение #16


Универсальный солдатик
******

Группа: Модераторы
Сообщений: 7 706
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362



Я за SystemVerilog. Чем меньше букв, тем лучше.
Go to the top of the page
 
+Quote Post
krux
сообщение Jul 28 2017, 17:51
Сообщение #17


Профессионал
*****

Группа: Свой
Сообщений: 1 565
Регистрация: 2-07-12
Из: дефолт-сити
Пользователь №: 72 596



херня на постном масле.
вы внимательно посмотрите, переключитесь на вкладки Jobs и Trending этого spectrum.ieee.org, и поймите уже наконец, что реальной разницы нет. Разница есть только в компаниях, часть из которых полностью завязана на разработках на Verilog, а часть - на разработках на VHDL.
При этом я более чем уверен, что верификация RTL в больших и особо больших проектах ушла в SystemC, и ни к Verilog, ни к VHDL отношения уже не имеет. Просто потому что тренд такой.
Go to the top of the page
 
+Quote Post
Огурцов
сообщение Jul 28 2017, 19:12
Сообщение #18


Гуру
******

Группа: Участник
Сообщений: 3 761
Регистрация: 28-03-07
Из: РФ
Пользователь №: 26 588



Цитата(krux @ Jul 28 2017, 18:51) *
SystemC

что нажать в изе иде, чтобы переключить компилятор в вystemc для спартанца 3 или хотя бы 6 ? или хотя бы systemverilog ?
Go to the top of the page
 
+Quote Post
Dr.Alex
сообщение Jul 28 2017, 21:08
Сообщение #19


Профессионал
*****

Группа: Свой
Сообщений: 1 366
Регистрация: 5-04-05
Из: моська, RF
Пользователь №: 3 863



Цитата(petrov @ Jul 28 2017, 15:01) *
Когда полностью контролируемая цифровая схемотехника получается без захода в HDL, мутные симуляторы и тестбенчи, сразу работает в железе, возникает вопрос, а зачем нужно это г-но мамонта, которое мешает заниматься непосредственно задачей.

Так только НИР сделать можно.
Купить 1000-й виртекс за 100500 килорублей, поставить его в 19" стойку и показать начальству.

А как дойдёт до зарабатывания денег......
сразу же найдутся конкуренты, которые таки умеют писать на говне мамонта
и умеют класть субоптимальные алгоритмы на конкретную архитектуру так, что сделают то же самое в спичечном коробке.

И тщу себя надеждой, что буду одним из них. Да собсно для некоторых уже давно и являюсь.
Go to the top of the page
 
+Quote Post
petrov
сообщение Jul 28 2017, 22:56
Сообщение #20


Гуру
******

Группа: Свой
Сообщений: 2 062
Регистрация: 21-10-04
Из: Balakhna
Пользователь №: 937



Цитата(Dr.Alex @ Jul 29 2017, 00:08) *
Так только НИР сделать можно.
Купить 1000-й виртекс за 100500 килорублей, поставить его в 19" стойку и показать начальству.

А как дойдёт до зарабатывания денег......
сразу же найдутся конкуренты, которые таки умеют писать на говне мамонта
и умеют класть субоптимальные алгоритмы на конкретную архитектуру так, что сделают то же самое в спичечном коробке.


Да всё то же самое делается, что и на говне мамонта, только без говна мамонта и в окружении приспособленном для решения задачи.
Go to the top of the page
 
+Quote Post
lexus.mephi
сообщение Jul 29 2017, 11:31
Сообщение #21


Местный
***

Группа: Свой
Сообщений: 267
Регистрация: 24-09-05
Пользователь №: 8 903



Цитата(krux @ Jul 28 2017, 20:51) *
При этом я более чем уверен, что верификация RTL в больших и особо больших проектах ушла в SystemC, и ни к Verilog, ни к VHDL отношения уже не имеет. Просто потому что тренд такой.

Тренд как раз - это SystemVerilog в связке с методологиями верификации (UVM, OVM и т.д.).
Чтобы быть в чем-то уверенным - надо сначала попробовать. SystemC не используют, как основной инструмент верификации RTL. Это инструмент имитационного моделирования цифровой аппаратуры. Эффективен при развитом рынке IP-ядер, когда вместе с этими самыми IP-ядрами поставляются модели на SystemC. Можно собрать имитационную модель, например, будущей Системы-на-Кристалле. Посмотреть хватает ли памяти, пропускной способности.


--------------------
Мои сайты:www.systemverilog.ru
Go to the top of the page
 
+Quote Post
Alexxxxey
сообщение Jul 31 2017, 20:59
Сообщение #22





Группа: Участник
Сообщений: 14
Регистрация: 21-09-13
Из: Санкт-Петербург
Пользователь №: 78 418




Популярность Verilog и VHDL можно оценить по числу репохиториев на гитхабе:


Go to the top of the page
 
+Quote Post
Maverick
сообщение Jul 31 2017, 21:04
Сообщение #23


я только учусь...
******

Группа: Модераторы
Сообщений: 3 394
Регистрация: 29-01-07
Из: Украина
Пользователь №: 24 839




Заканчиваем офтоп


--------------------
If it doesn't work in simulation, it won't work on the board.

"Ты живешь в своих поступках, а не в теле. Ты — это твои действия, и нет другого тебя" Антуан де Сент-Экзюпери повесть "Маленький принц"
Go to the top of the page
 
+Quote Post
el.d
сообщение Aug 3 2017, 14:16
Сообщение #24


Участник
*

Группа: Участник
Сообщений: 19
Регистрация: 2-08-17
Пользователь №: 98 600



Цитата(petrov @ Jul 28 2017, 13:01) *
И схемы современные есть. Когда полностью контролируемая цифровая схемотехника получается без захода в HDL, мутные симуляторы и тестбенчи, сразу работает в железе, возникает вопрос, а зачем нужно это г-но мамонта, которое мешает заниматься непосредственно задачей.

Голосую за человеческий синтаксис VHDL.

А вы пробовали хоть раз на VHDL загрузить из файла, например, тестовые воздействия или коэффициенты фильтра? И чтобы последнее еще и синтезируемое было. Вот уж где "человеческий" синтаксис!
Go to the top of the page
 
+Quote Post
petrov
сообщение Aug 3 2017, 14:59
Сообщение #25


Гуру
******

Группа: Свой
Сообщений: 2 062
Регистрация: 21-10-04
Из: Balakhna
Пользователь №: 937



Цитата(el.d @ Aug 3 2017, 17:16) *
А вы пробовали хоть раз на VHDL загрузить из файла, например, тестовые воздействия или коэффициенты фильтра? И чтобы последнее еще и синтезируемое было. Вот уж где "человеческий" синтаксис!


Любой HDL анахронизм для таких задач, сейчас я отлаживаю всё это в матлабе не редактируя HDL, без написания дурацких тестбенчей с подгрузкой из файлов и формирования этих файлов, сгенерированный HDL как промежуточный формат идёт напрямую в квартус, и всё сразу работает.
Go to the top of the page
 
+Quote Post
Maverick
сообщение Aug 3 2017, 19:52
Сообщение #26


я только учусь...
******

Группа: Модераторы
Сообщений: 3 394
Регистрация: 29-01-07
Из: Украина
Пользователь №: 24 839



Цитата(el.d @ Aug 3 2017, 17:16) *
А вы пробовали хоть раз на VHDL загрузить из файла, например, тестовые воздействия или коэффициенты фильтра? И чтобы последнее еще и синтезируемое было. Вот уж где "человеческий" синтаксис!

Делал, не раз.
Вы попробуйте на китайском поговорить/писать, тяжело?
1/6 человечества говорит же


--------------------
If it doesn't work in simulation, it won't work on the board.

"Ты живешь в своих поступках, а не в теле. Ты — это твои действия, и нет другого тебя" Антуан де Сент-Экзюпери повесть "Маленький принц"
Go to the top of the page
 
+Quote Post
el.d
сообщение Aug 6 2017, 09:10
Сообщение #27


Участник
*

Группа: Участник
Сообщений: 19
Регистрация: 2-08-17
Пользователь №: 98 600



Цитата(petrov @ Aug 3 2017, 15:59) *
Любой HDL анахронизм для таких задач, сейчас я отлаживаю всё это в матлабе не редактируя HDL, без написания дурацких тестбенчей с подгрузкой из файлов и формирования этих файлов, сгенерированный HDL как промежуточный формат идёт напрямую в квартус, и всё сразу работает.

Вы работаете с m фаилами Матлаба или в Симулинке?

Цитата(Maverick @ Aug 3 2017, 20:52) *
Делал, не раз.
Вы попробуйте на китайском поговорить/писать, тяжело?
1/6 человечества говорит же

Я тоже делал, и тоже не раз. В VHDL для этого надо писать громоздкую неудобную функцию. В Verilog это делается одной строчкой. "Зачем есть капусту, когда можно есть картошку?"(с)

По поводу китайского - это их родной язык. В случае с VHDL/Verilog ни о каком "родном" происхождении речи нет. По хорошему, надо знать оба. Я начинал с VHDL, не так давно начал познавать дзен с Verilog и буду постепенно переходить на него.
Go to the top of the page
 
+Quote Post
petrov
сообщение Aug 6 2017, 10:22
Сообщение #28


Гуру
******

Группа: Свой
Сообщений: 2 062
Регистрация: 21-10-04
Из: Balakhna
Пользователь №: 937



Цитата(el.d @ Aug 6 2017, 12:10) *
Вы работаете с m фаилами Матлаба или в Симулинке?


Симулинк.
Go to the top of the page
 
+Quote Post
andrew_b
сообщение Aug 6 2017, 12:37
Сообщение #29


Профессионал
*****

Группа: Свой
Сообщений: 1 827
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757



Цитата(el.d @ Aug 6 2017, 12:10) *
Я тоже делал, и тоже не раз. В VHDL для этого надо писать громоздкую неудобную функцию. В Verilog это делается одной строчкой. "Зачем есть капусту, когда можно есть картошку?"(с)
Ну и как часто вам надо что-то загружать из файла? По сто раз на дню, что ли?
Go to the top of the page
 
+Quote Post
el.d
сообщение Aug 7 2017, 12:51
Сообщение #30


Участник
*

Группа: Участник
Сообщений: 19
Регистрация: 2-08-17
Пользователь №: 98 600



Цитата(petrov @ Aug 6 2017, 10:22) *
Симулинк.

И он умеет, например, блоки matlab function преобразовывать в HDL?

Цитата(andrew_b @ Aug 6 2017, 12:37) *
Ну и как часто вам надо что-то загружать из файла? По сто раз на дню, что ли?

Конечно нет, но пришлось потратить время, чтобы разобраться и написать. В случае с Верилогом у меня это заняло не больше 2 минут - загуглить и скопировать одну строчку.

Сообщение отредактировал el.d - Aug 7 2017, 12:52
Go to the top of the page
 
+Quote Post

3 страниц V  < 1 2 3 >
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st November 2017 - 15:33
Рейтинг@Mail.ru


Страница сгенерированна за 0.01332 секунд с 7
ELECTRONIX ©2004-2016