реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Как объяснить Xilinx EDK что в IO шине пропущено часть сигналов?
MegaVolt
сообщение May 24 2018, 12:46
Сообщение #1


Знающий
****

Группа: Свой
Сообщений: 766
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Есть EDK 14.7

Есть блок GPIO

файл mhs:

BEGIN axi_gpio
...
PORT GPIO_IO = 0b0000000 & Signal1 & Signal2 & 0b00 & Signal3
...
END

Часть сигналов в новом релизе перестали использоваться и не плате не разведены.
Как объяснить EDK что в шинке нету пару сигналов. Для обычных линий или I или O отлично работает написанное выше. НО для IO не работает sad.gif Ругается на 0b0000000 мол no driver sad.gif

Положение синалов которые остались хорошо бы сохранить на прежним местах.

Как это можно сделать?

Вот похожая тема на форуме Xilnx но там похоже решение не нашлось. https://forums.xilinx.com/t5/Embedded-Devel...GND/td-p/211779
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 25th September 2018 - 10:51
Рейтинг@Mail.ru


Страница сгенерированна за 0.00838 секунд с 7
ELECTRONIX ©2004-2016