[masics 0]

Меня тут спросил один товарищ как на верилоге реализовать конструкцию VHDL:

BYTE <=  (7 => '1', 5 downto 3 => '1', 6 => B_BIT, others => '0');

Такая конструкция работает:

logic [7:0] test_vector;
assign test_vector  = '{7:1'b1, 5:1'b1, default:0};

А вот присвоить нескольким битам сразу - нет:

assign test_vector  = '{7:1'b1, [5:3]:3'b101, default:0};

 

Да, я знаю про конкатенацию и последовательные блокирующие присваивания, но вопрос именно про присваивание типа

'{}

[andrew_b 14]

Неужели так трудно найти соответствующий раздел форума?

http://electronix.ru/forum/index.php?showforum=16

[GREGOR_812 0]

Меня тут спросил один товарищ как на верилоге реализовать конструкцию VHDL:

BYTE <=  (7 => '1', 5 downto 3 => '1', 6 => B_BIT, others => '0');

Такая конструкция работает:

logic [7:0] test_vector;
assign test_vector  = '{7:1'b1, 5:1'b1, default:0};

А вот присвоить нескольким битам сразу - нет:

assign test_vector  = '{7:1'b1, [5:3]:3'b101, default:0};

 

Да, я знаю про конкатенацию и последовательные блокирующие присваивания, но вопрос именно про присваивание типа

'{}

 

 

Может, это как-то поможет