Здравствуйте уважаемые форумчане! В университете начал изучать VHDL. Но так вышло что на лекциях нам объяснили только основы языка,в духе общая структура проекта, именно это была последняя тема...Но вот на лабораторных работах нужно уже писать проекты...Пусть простые,но все же, для человека не знающего VHDL большой -это тяжело. А в силу перехода на болонскую систему, не могу ждать пока объяснят нужный материал в лекциях, поэтому вынужден был обратиться за помощью к книгам и онлайн ресурсам. Но вот не особо то и продвинулся я...
Со вступительным словом вроде бы все. Приступлю тогда к разъяснению моей проблемы. Задание звучит следующим образом:
1. Синтезировать дешифратор, используя макрофункции!
Покопавшись немного в литературе,я вроде бы,как понял что являет собой макрофункция. Поэтому полез в библиотеки макрофункций и нашел нужные мне логические элементы , да бы синтезировать данное устройство и вот что вышло:
LIBRARY Altera;
USE Altera.maxplus2.ALL;
library IEEE;
use IEEE.std_logic_1164.all;
ENTITY sss IS
GENERIC (IN_WIDTH : INTEGER := 2;
OUT_WIDTH : INTEGER := 4);
PORT (SIGNAL X : IN STD_LOGIC_VECTOR (0 TO 1);
SIGNAL Y : OUT STD_LOGIC_VECTOR(0 TO 3));
END sss;
ARCHITECTURE dec_arch OF sss IS
SIGNAL L : STD_LOGIC_VECTOR (0 TO 3);
BEGIN
L(0) <= X(0);
L(1) <= X(1);
not0 :
a_7404 PORT MAP (X(0), L(2));
not1 :
a_7404 PORT MAP (X(1), L(3));
and0 :
a_7408 PORT MAP (L(2), L(3), Y(0));
and1 :
a_7408 PORT MAP (L(1), L(2), Y(1));
and2 :
a_7408 PORT MAP (L(0), L(3), Y(2));
and3 :
a_7408 PORT MAP (L(0), L(1), Y(3));
END dec_arch;
Все работает верно. Но вот проблема возникла со второй частью задания.
2. Реализовать каскад данных устройств.
Почесав немного свою качерышку(голову),я приступил к поиску информации,где бы рассказывалось про то как создать несколько одинаковых устройств и объединить их входные и выходные порты... Но мои поиски не дали особых результатов. Поэтому,я обращаюсь к вам, с просьбой показать как создать 2 идентичных устройства и объединить выходы первого с входами второго. Неважно что это будут за устройства, просто хочу понять как делать копии устройств и их каскадирование на языке VHDL. Заранее огромное спасибо! :smile3046:
