реклама на сайте
подробности

 
 
3 страниц V  < 1 2 3 >  
Reply to this topicStart new topic
> TimeQuest. Борьба со slack., Задержки межд Fast input register/DDR reg и регистром приёмником.
Magnum
сообщение Aug 9 2017, 10:57
Сообщение #16


Местный
***

Группа: Свой
Сообщений: 214
Регистрация: 26-05-05
Пользователь №: 5 397



Цитата(Flip-fl0p @ Aug 9 2017, 17:39) *
У меня нет ALTLVDS_RX. У меня самописный приёмник. По некоторым причинам ALTLVDS_RX не подходит.

А что именно за причины? Это ж 1в1 для режима ддр тоже самое.
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Aug 9 2017, 11:10
Сообщение #17


Местный
***

Группа: Участник
Сообщений: 409
Регистрация: 11-06-13
Пользователь №: 77 140



Цитата(Magnum @ Aug 9 2017, 13:57) *
А что именно за причины? Это ж 1в1 для режима ддр тоже самое.

Для подстройки фазы клока я применяю выводы для управления динамическим сдвигом, для этого ALT_LVDS_RX я запускаю в режиме EXTERNAL_PLL. Поэтому между ALT_LVDS_RX и PLL необходимо применять клоковый буфер, который требует 2 частоты с PLL, иначе работать не будет. А 2 частоты я не могу применить из-за того, что мне просто не хватит выводов PLL для динамической подстройки. А вот попробовать применить ALT_LVDS_RX в качестве DDR приёмника - это мысль.

Сообщение отредактировал Flip-fl0p - Aug 9 2017, 11:53
Go to the top of the page
 
+Quote Post
Magnum
сообщение Aug 9 2017, 11:32
Сообщение #18


Местный
***

Группа: Свой
Сообщений: 214
Регистрация: 26-05-05
Пользователь №: 5 397



В том и фишка, при 2 разрядном выходе лвдс_рх вырождается в ддр с одним клоком.
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Aug 9 2017, 12:03
Сообщение #19


Местный
***

Группа: Участник
Сообщений: 409
Регистрация: 11-06-13
Пользователь №: 77 140



Цитата(Magnum @ Aug 9 2017, 14:32) *
В том и фишка, при 2 разрядном выходе лвдс_рх вырождается в ддр с одним клоком.

Результат аналогичный:

Проблема появляется если входы размещены в банке IOBANK_4A.
Если входы разместить в банке IOBANK_5B - то проблема уходит.
P.S. Реальная железка работает без нареканий wacko.gif
Quartus 15.0 результат аналогичный...

Сообщение отредактировал Flip-fl0p - Aug 9 2017, 12:05
Go to the top of the page
 
+Quote Post
bogaev_roman
сообщение Aug 9 2017, 12:26
Сообщение #20


Профессионал
*****

Группа: Свой
Сообщений: 1 026
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Цитата(Flip-fl0p @ Aug 9 2017, 15:03) *
P.S. Реальная железка работает без нареканий wacko.gif

Временная модель, приведенная Вами - скорее всего для худшего случая (slow - повышенная температура, пониженное напряжение и технологический разброс). Все-таки Вы уверены, что клок идет по глобальной линии клока? Интересно посмотреть запас по холду, если он большой, то можно попробовать фазу подергать.
Зы Посмотрел внимательно на последний отчет по времянке, у Вас ограничения не потерялись в sdc (relationship соответствует 1нс, а должен по идее 2.5нс)?
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Aug 9 2017, 12:36
Сообщение #21


Местный
***

Группа: Участник
Сообщений: 409
Регистрация: 11-06-13
Пользователь №: 77 140



Цитата(bogaev_roman @ Aug 9 2017, 15:26) *
Временная модель, приведенная Вами - скорее всего для худшего случая (slow - повышенная температура, пониженное напряжение и технологический разброс). Все-таки Вы уверены, что клок идет по глобальной линии клока? Интересно посмотреть запас по холду, если он большой, то можно попробовать фазу подергать.
Зы Посмотрел внимательно на последний отчет по времянке, у Вас ограничения не потерялись в sdc (relationship соответствует 1нс, а должен по идее 2.5нс)?

В последнем отчете, я даже на задавл констрейны. Я Посмотрел на FMAX, посмотрел на слаки - и сделал вывод о том, что этот вариант так-же не работает. Не думаю, что если я поставлю PLL, задам констрейны он будет отличаться.

Сообщение отредактировал Flip-fl0p - Aug 9 2017, 12:36
Go to the top of the page
 
+Quote Post
bogaev_roman
сообщение Aug 9 2017, 12:57
Сообщение #22


Профессионал
*****

Группа: Свой
Сообщений: 1 026
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Цитата(Flip-fl0p @ Aug 9 2017, 15:36) *
В последнем отчете, я даже на задавл констрейны. Я Посмотрел на FMAX, посмотрел на слаки - и сделал вывод о том, что этот вариант так-же не работает. Не думаю, что если я поставлю PLL, задам констрейны он будет отличаться.

Задайте ограничения, тогда slack уменьшится до -2нс, потом сдвиньте приемную частоту больше, чем на 2нс (300градусов), если hold не вылезет, то по setup должно пройти (в идеальном случае). Но откуда там набегает 3нс при переходе от ddr регистра до обычного в соседней ячейке - загадка.
Go to the top of the page
 
+Quote Post
andrew_b
сообщение Aug 9 2017, 14:02
Сообщение #23


Профессионал
*****

Группа: Свой
Сообщений: 1 821
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757



Цитата(bogaev_roman @ Aug 9 2017, 15:57) *
Но откуда там набегает 3нс при переходе от ddr регистра до обычного в соседней ячейке - загадка.
Вероятно, отгадка такая:
Цитата(http://www.alteraforum.com/forum/showthread.php?t=45705&p=189491#post189491)
Cyclone V DQ pin used for user pin(not DDR DQ pin), always need to route through HMCPHY_RE. this routing element would cause almost 2ns differnece between setup and hold. no way to bypass it.
so never use DQ pins as high speed input or output in cyclone V
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Aug 9 2017, 14:09
Сообщение #24


Местный
***

Группа: Участник
Сообщений: 409
Регистрация: 11-06-13
Пользователь №: 77 140



Цитата(andrew_b @ Aug 9 2017, 17:02) *
Вероятно, отгадка такая:

Ох ё... Это многое объясняет. В handboock на cyclone 5 я даже не видел ничего похожего (неудивительно 3800 страниц...).

Сообщение отредактировал Flip-fl0p - Aug 9 2017, 14:10
Go to the top of the page
 
+Quote Post
bogaev_roman
сообщение Aug 9 2017, 14:16
Сообщение #25


Профессионал
*****

Группа: Свой
Сообщений: 1 026
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Цитата(andrew_b @ Aug 9 2017, 17:02) *
Вероятно, отгадка такая:

Очень интересно. Архитектурная особенность только для cyclone V или для других семейств типа arriaV тоже?
Go to the top of the page
 
+Quote Post
andrew_b
сообщение Aug 9 2017, 14:20
Сообщение #26


Профессионал
*****

Группа: Свой
Сообщений: 1 821
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757



Цитата(bogaev_roman @ Aug 9 2017, 17:16) *
Очень интересно. Архитектурная особенность только для cyclone V или для других семейств типа arriaV тоже?
Про Арию не знаю, не работал. В Циклоне я столкнулся со слаками пару лет назад: https://electronix.ru/forum/index.php?showtopic=130681
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Aug 9 2017, 15:34
Сообщение #27


Местный
***

Группа: Участник
Сообщений: 409
Регистрация: 11-06-13
Пользователь №: 77 140



Остался ещё один нерешённый вопрос. Почему Quartus удалил частоты С1 и С2 созданные на PLL.... И оставил только С0. Он их не будет "оптимизировать" только если я каждой частоте назначу разные сдвиги фаз.
Да и почему железка то работает как положено и самое главное стабильно, имея такое нарушение по Setup ?

Сообщение отредактировал Flip-fl0p - Aug 9 2017, 15:35
Go to the top of the page
 
+Quote Post
Magnum
сообщение Aug 9 2017, 17:20
Сообщение #28


Местный
***

Группа: Свой
Сообщений: 214
Регистрация: 26-05-05
Пользователь №: 5 397



Цитата(Flip-fl0p @ Aug 9 2017, 22:34) *
и почему железка то работает как положено и самое главное стабильно, имея такое нарушение по Setup ?

А что удивительного? если задержка ровно на такт у вас, то всё и работает как надо, другое дело, если вы начнете её в температуре гонять, от нулей до +70С, там могут начаться чудеса. Ну и при массовом производстве могут на разных экземплярах разные результаты получаться.
Go to the top of the page
 
+Quote Post
_Anatoliy
сообщение Aug 10 2017, 08:19
Сообщение #29


Утомлённый солнцем
******

Группа: Свой
Сообщений: 2 419
Регистрация: 15-07-06
Из: г.Донецк
Пользователь №: 18 832



Упаду на хвост по теме. Не удаётся выполнить выходные времянки для ЦАП(Fclk = 100MHz,SDR,Cyclon III).
Код
set_output_delay 5 -max -clock {clk_dac} [get_ports {dac_*}]
set_output_delay -3 -min -clock {clk_dac} [get_ports {dac_*}]

Клок в плис приходит от ЦАП -> PLL -> формирование данных, fast_output_register задействован.
Вращение фазы PLL нужного эффекта не приносит. Почему-то на io_obuf задержка 5,3нс и разница на двух битах достигает 5,3 - 2,3 = 3нс.
Что посоветуете,коллеги?
Эскизы прикрепленных изображений
Прикрепленное изображение
Прикрепленное изображение
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
bogaev_roman
сообщение Aug 10 2017, 09:16
Сообщение #30


Профессионал
*****

Группа: Свой
Сообщений: 1 026
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Цитата(_Anatoliy @ Aug 10 2017, 11:19) *
Что посоветуете,коллеги?

Эти ограничения из даташита (просто максимальное окно на работу при них получается всего 10-5-3=2нс)? clk_dac - это выход pll (из приведенных ограничений не видно)? Для подробного анализа можете привести схему чипланнера, на которой показаны расположения io-буферов и pll (может они по всему периметру раскиданы, так непонятно)?
Go to the top of the page
 
+Quote Post

3 страниц V  < 1 2 3 >
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th October 2017 - 12:29
Рейтинг@Mail.ru


Страница сгенерированна за 0.01266 секунд с 7
ELECTRONIX ©2004-2016