Перейти к содержанию
    

package verilog

Здравствуйте. Имеется модуль "package_func_v.v", содержащий функции. Подгружается с помощью директивы `include:

`include "package_func_v.v";

Проверка синтаксиса в ISE 14.7 выдает следующую ошибку: nested module not allowed in this dialect. Use system verilog mode.

Можно ли в тандеме ISE/Verilog как-то поместить все функции в отдельный модуль/пакет/библиотеку и вызывать их оттуда?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

packedge - это систем верилог, а не верилог. ISE его не поддерживает.

 

то что вы делаете можно сделать через includ обычного файла, делаете my_func.vh.

там описываете фукнции.

 

а в нужном модуле делаете

`include "my_func.vh"

 

только делайте это внутри модуля. А в инклюд файле сделайте стандартную защиту `ifndef MY_HEADER `define MY_HEADER `endif

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...