Возник вопрос из-за сложностей с атрибутами иерархии keep_hierarchical для примитивов. ..Когда они единичны все норм.
А вот параметрическая генерация экземпляров показывет синтаксическую ошибку в индексах. Как это сделать правильно, кто подскажет? Прицепил сам первоначальный исходник для оценки... (там ошибка в очередности имен ADC_RAMs[]. ADC_RAMN[]. )
......в разделе деклараций пытаюсь описать имена, как рекомендовано в UG625
attribute keep_hierarchy of architecture_name : architecture is {TRUE|FALSE|SOFT}; Пытался по-всякому
component RAM64X1D_1 -- примитив
generic (
INIT : bit_vector(63 downto 0) := X"0000000000000000";
IS_WCLK_INVERTED : bit := '0'
);
port (
DPO : out std_ulogic;
SPO : out std_ulogic;
A0 : in std_ulogic;
A1 : in std_ulogic;
A2 : in std_ulogic;
A3 : in std_ulogic;
A4 : in std_ulogic;
A5 : in std_ulogic;
D : in std_ulogic;
DPRA0 : in std_ulogic;
DPRA1 : in std_ulogic;
DPRA2 : in std_ulogic;
DPRA3 : in std_ulogic;
DPRA4 : in std_ulogic;
DPRA5 : in std_ulogic;
WCLK : in std_ulogic;
WE : in std_ulogic
);
end component;
attribute BOX_TYPE of RAM64X1D_1 : component is "PRIMITIVE";
attribute keep_hierarchy : string;
attribute keep_hierarchy of ADC_RAMs[0].ADC_RAMN[ 0].Dual_RAMr: architecture is "TRUE";
attribute keep_hierarchy of ADC_RAMs[0].ADC_RAMN[ 1].Dual_RAMr: architecture is "TRUE";
attribute keep_hierarchy of ADC_RAMs[0].ADC_RAMN[ 2].Dual_RAMr: architecture is "TRUE";
и т.д. ....................................
attribute keep_hierarchy of ADC_RAMs[0].ADC_RAMN[31].Dual_RAMr: architecture is "TRUE";
и т.д.......................
attribute keep_hierarchy of ADC_RAMs[1].ADC_RAMN[ 0].Dual_RAMr: architecture is "TRUE";
и т.д..................
.....в разделе коммуникаций порождались экземпляры вот таким макаром..
begin -----
ADC_RAMs : for k in 3 downto 0 generate --ADC
ADC_RAMN : for n in 31 downto 0 generate
Dual_RAMr : RAM64X1D_1 --Здесь хранятся результаты АЦП преобразования
port map (
DPO => DRAMs_ADC_B(k)(n), -- Read-only 1-bit data output
SPO => open, -- R/W 1-bit data output
A0 => addr_radc(0), -- R/W address[0] input bit
A1 => addr_radc(1), -- R/W address[1] input bit
A2 => addr_radc(2), -- R/W address[2] input bit
A3 => addr_radc(3), -- R/W address[3] input bit
A4 => addr_radc(4), -- R/W address[4] input bit
A5 => addr_radc(5), -- R/W address[5] input bit
D => DRAM_ADC_B(k)(n), -- Write 1-bit data input
DPRA0 => ADCdatRAM(0), -- Read-only address[0] input bit
DPRA1 => ADCdatRAM(1), -- Read-only address[1] input bit
DPRA2 => ADCdatRAM(2), -- Read-only address[2] input bit
DPRA3 => ADCdatRAM(3), -- Read-only address[3] input bit
DPRA4 => ADCdatRAM(4), -- Read-only address[4] input bit
DPRA5 => ADCdatRAM(5), -- Read-only address[5] input bit
WCLK => sys_clk200MHz, -- Write clock input
WE => wr_mem_s -- Write enable input
);
end generate ADC_RAMN;
end generate ADC_RAMs;
Это мне важно для мягкой отладки.
Спасибо!
Вопрос.vhd
