реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Дельта-сигма модуляторы разных порядков
Vitaly_K
сообщение Feb 11 2016, 08:29
Сообщение #1


Знающий
****

Группа: Участник
Сообщений: 606
Регистрация: 4-12-09
Из: Kiev
Пользователь №: 54 052



Просмотрел дейта-шиты на все чипы Fractional-N PLL синтезаторов частоты от ADI (порядка двух десятков). Нет ни единого с MASH IV, абсолютно все – с MASH III (3 аккумулятора в дельта-сигма блоке). Закралась мысль, что нет смысла подниматься выше третьего порядка, - он оптимальный.
Более того, мои расчёты дают такие результаты, что далее чем выше порядок, тем хуже. Прилагаю рисунки с результатами моих расчётов. Порядок IV хуже порядка III, а порядок V хуже порядка IV.
Тогда я подумал, что, возможно, выигрыш появляется при малых отстройках от сигнала, и увеличил разрядность DSM аккумуляторов до 13, чтобы спуры появились в ближней зоне, в пределах всего лишь 100 кГц. Но результат тот же – четвёртый порядок проигрывает третьему (см. рисунок).
Фазовый детектор я брал типа RS-триггера с идеальной линейностью.
Конечно, вероятность ошибок в моих расчётах не исключается, и потому очень хотелось бы знать мнение специалистов. Сталкивался ли кто с подобным явлением, имеются ли аналогичные результаты расчётов/моделирования?
Вопрос мне кажется очень важным, поскольку до сего дня принималось как аксиома: чем выше порядок, тем больший эффект. А так ли это на самом деле?
В ADI на мой вопрос не ответили.

Сообщение отредактировал Vitaly_K - Feb 11 2016, 08:35
Эскизы прикрепленных изображений
Прикрепленное изображение
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
dumb
сообщение May 15 2016, 13:47
Сообщение #2


Участник
*

Группа: Участник
Сообщений: 19
Регистрация: 10-10-08
Пользователь №: 40 839



Цитата(Vitaly_K @ Feb 11 2016, 12:29) *
Просмотрел дейта-шиты на все чипы Fractional-N PLL синтезаторов частоты от ADI (порядка двух десятков). Нет ни единого с MASH IV, абсолютно все – с MASH III (3 аккумулятора в дельта-сигма блоке). Закралась мысль, что нет смысла подниматься выше третьего порядка, - он оптимальный.
Более того, мои расчёты дают такие результаты, что далее чем выше порядок, тем хуже. Прилагаю рисунки с результатами моих расчётов. Порядок IV хуже порядка III, а порядок V хуже порядка IV.
Тогда я подумал, что, возможно, выигрыш появляется при малых отстройках от сигнала, и увеличил разрядность DSM аккумуляторов до 13, чтобы спуры появились в ближней зоне, в пределах всего лишь 100 кГц. Но результат тот же – четвёртый порядок проигрывает третьему (см. рисунок).
Фазовый детектор я брал типа RS-триггера с идеальной линейностью.
Конечно, вероятность ошибок в моих расчётах не исключается, и потому очень хотелось бы знать мнение специалистов. Сталкивался ли кто с подобным явлением, имеются ли аналогичные результаты расчётов/моделирования?
Вопрос мне кажется очень важным, поскольку до сего дня принималось как аксиома: чем выше порядок, тем больший эффект. А так ли это на самом деле?
В ADI на мой вопрос не ответили.


Ну, то, что ADI не ответил - не удивительно =) Это примерно как написать в Los Alamos, спросить, как у них там бомба устроена =)

Давно этой темой не занимался, но, навскидку, что сразу вспомнил: если порядок SDM будет слишком высоким, то петля PLL (у которой тоже ограниченный порядок - фильтр + интегратор фазы в ГУН) не сможет подавлять шум квантизации от SDM На больших отстройках сигнала, и тогда появиться дополнительный фазовый шум в выходном сигнале.

Так же можно сделать не MASH, а single-loop и single-bit (или multi-bit), можно отдельно подстроить частоту среза, иногда приходится добавить цифровой джиттер для лучшей рандомизации "неудобных входов" (типа 1/2) - там везде есть свои тонкости, плюсы и минусы. Отдельная история, если вход - не DC, а модулированный сигнал (для передатчика), тогда надо учитывать полосу модуляции.

Скорее всего у ADI есть проверенная архитектура, которая подходит для большинства продуктов, вот она и кочует из одного в другой.
Go to the top of the page
 
+Quote Post
Vitaly_K
сообщение Sep 19 2016, 07:53
Сообщение #3


Знающий
****

Группа: Участник
Сообщений: 606
Регистрация: 4-12-09
Из: Kiev
Пользователь №: 54 052



Цитата(dumb @ May 15 2016, 16:47) *
Ну, то, что ADI не ответил - не удивительно =) Это примерно как написать в Los Alamos, спросить, как у них там бомба устроена =)

Давно этой темой не занимался, но, навскидку, что сразу вспомнил: если порядок SDM будет слишком высоким, то петля PLL (у которой тоже ограниченный порядок - фильтр + интегратор фазы в ГУН) не сможет подавлять шум квантизации от SDM На больших отстройках сигнала, и тогда появиться дополнительный фазовый шум в выходном сигнале.

Так же можно сделать не MASH, а single-loop и single-bit (или multi-bit), можно отдельно подстроить частоту среза, иногда приходится добавить цифровой джиттер для лучшей рандомизации "неудобных входов" (типа 1/2) - там везде есть свои тонкости, плюсы и минусы. Отдельная история, если вход - не DC, а модулированный сигнал (для передатчика), тогда надо учитывать полосу модуляции.

Скорее всего у ADI есть проверенная архитектура, которая подходит для большинства продуктов, вот она и кочует из одного в другой.

Добрый день, Dumd! (написали бы своё имя).
Большое спасибо, что откликнулись. Я уж думал, никого это не интересует, и никто не ответит. Да, Вы правы, ADI, и все зарубежные фирмы отвергают идеи со стороны, считают, что они сами всё знают и умеют.
Похоже, что правы и в ограничениях ФАПЧ. А можно ли это увидеть, если раскрыть программу вычислений?

Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
4 чел. читают эту тему (гостей: 4, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th September 2017 - 20:05
Рейтинг@Mail.ru


Страница сгенерированна за 0.01366 секунд с 7
ELECTRONIX ©2004-2016