Помогите разобраться !
Начинаю знакомиться с VHDL и для начала написал простенький текст
где для одного entity написал несколько archichecture.
Далее создал простенький testbench.
При этом получилось , что на диаграмме после симуляции я вижу только диаграмму последнего архитектурного тела.
Помогите разобраться !
