serj1 0 13 октября, 2004 Опубликовано 13 октября, 2004 · Жалоба Помогите разобраться ! Начинаю знакомиться с VHDL и для начала написал простенький текст где для одного entity написал несколько archichecture. Далее создал простенький testbench. При этом получилось , что на диаграмме после симуляции я вижу только диаграмму последнего архитектурного тела. Помогите разобраться ! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
pyadvychuk 0 13 октября, 2004 Опубликовано 13 октября, 2004 · Жалоба смотри в сторону конструкции configuration Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
serj1 0 13 октября, 2004 Опубликовано 13 октября, 2004 · Жалоба А не могли бы поподробнее? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MadMakc 0 13 октября, 2004 Опубликовано 13 октября, 2004 · Жалоба to serj1 : ну и ты поподробней.В чём моделелишь? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
serj1 0 14 октября, 2004 Опубликовано 14 октября, 2004 · Жалоба MODELSIMe 5.8 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
maegg 0 14 октября, 2004 Опубликовано 14 октября, 2004 · Жалоба Совершенно справедливо. Для выбора определенной архитектуры для компонента используется конфигурация. Это стандарт языка и не зависит от симулятора. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
serj1 0 14 октября, 2004 Опубликовано 14 октября, 2004 · Жалоба Спасибо за ответы - все понял Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться