Добрый день, уважаемые форумчане!
По работе возник вопрос, может быть кто-то из опытных разработчиков подскажет как лучше cделать.
Вкратце, есть некоторое устройство, которое состоит из нескольких модулей. В каждом модуле установлена ПЛИС и под каждую ПЛИС разработан свой дизайн (с использованием и Verilog, и VHDL).
Семейства ПЛИС разные, если это важно для данного вопроса - Spartan-3AN и Spartan-6.
Один из модулей является "мастером", он управляется через FTDI с ПК по интерфейсу SPI. Остальные модули подключены к мастеру по I2C.
Я создал еще один модуль на Verilog, в котором все эти дизайны соединил так, как они соединяются в сборке, а также написал тестовые воздействия по SPI.
А вот дальше хотелось бы иметь возможность для каждого дизайна выбирать, на каком уровне (behavioral или timing) этот дизайн будет моделироваться в симуляторе.
В Xilinx ISE на встроенном симуляторе получилось только behavioral моделирование, при этом времянка строится не до конца тестбенча (с вылетом вот такой ошибки: A limit on number of transitions that can be stored in waveform database (.wdb) file has been reached and waveform tracing has been stopped.).
Может быть есть какой-то САПР, в котором это все удобнее делается?