[cdg 1]

В свое время начинал с Modelsim, потом перешел на ActiveHDL, пока на последнем и работаю, но меня задолбали переодические проблемы с timing моделированием на Verilog, проект либо просто виснет, либо моделируется криво, моделирование в том-же Quartus дает положительные результаты, к тому-же определения формата ActiveHDL нет ни в Quartus ни в ISE. Иногда получается выкрутиться следующим образом - создавать выходной нетлист в формате VHDL тест бенч на Verilog, тогда начинает работать, но не всегда :( :( :( . Вот и возникает соблазн вернуться к Modelsim или пересесть на какой либо другой софт. В общем коллеги прошу высказаться какой софт, кто использует и имеют ли место быть там приведенные проблемы?

[aosp 0]

Никак не могу понять, чем тебя MODELSIM не устроил?

[cdg 1]

Были там свои проблемы версия 5.6, да и интегрированную средум хотелось, токма прийдется наверное назад возвращаться

[aosp 0]

Про интегрированную среду.... нафик она нужна? Имхо только мешает, особенно в больших проектах.

А про проблемы – расскажи пожалуйста!

На крайняк – сейчас уже 6.0ц вышел ;)

[cdg 1]

Конкретно уже и не упомнишь, давно это было, да 6.0 я уже сегодня скачал, а про интегрированность это делол вкуса, по мне так удобно - не надо кучу разных проектов для моделирования городить и лежит все в одном месте, просто и удобно. Но ActiveHDL еще и Verilog2001 не полностью поддерживает, базовые конструкции только, вот и растет и крепчает уверенность в необходимости перелезть назад к ModelSim, однако интерфейс там извратный несколько, после Active-HDL, и похоже без скриптов обойтись будет сложно.