реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> GCD конвейер VHDL, Создание GCD конвейера на VHDL
Zolberg101
сообщение May 24 2018, 12:32
Сообщение #1





Группа: Новичок
Сообщений: 2
Регистрация: 3-05-18
Пользователь №: 103 626



Всем привет! Я студент и пытаюсь изучать ПЛИСы.
Имеется следующая задачка для саморазвития:Имеется два входных сигнала A, B (std_loguc_vector(15 downto 0)). Нужно написать конвейер для алгоритма наибольшего общего делителя (количество ячеек в моей ПЛИСине 10.5 к).
Пытался через mod. Работает, но слишком много ресурсов тратит. Через обычный цикл loop так же. Количество итераций слишком много ресурса не хватает. Есть смысл обратить внимание на FSM, так как при минимальных затратах, выполняется алгоритм. Единственное, что надо запараллелить циклы автомата (думаю через Rising_Edge(clk)) подойдёт. Либо через unrolling loop для сдвига регистра, но занимается этим в 2018? sm.gif так что, если у кого будет время и кто будет готов помочь в решении задачки, то буду рад. Спасибо!
Go to the top of the page
 
+Quote Post
des333
сообщение May 25 2018, 21:53
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 129
Регистрация: 19-07-08
Из: Санкт-Петербург
Пользователь №: 39 079



Могу помочь -- Вам нужно начать с изучения соответсвующей литературы.
Например, "FPGA Prototyping by VHDL Examples" Pong P. Chu

P.S. Хотя моё личное мнения -- я бы крайне рекомендовал Verilog вместо VHDL. Но это оффтоп.


--------------------
Go to the top of the page
 
+Quote Post
Zolberg101
сообщение Jul 3 2018, 06:19
Сообщение #3





Группа: Новичок
Сообщений: 2
Регистрация: 3-05-18
Пользователь №: 103 626



Цитата(des333 @ May 26 2018, 00:53) *
Могу помочь -- Вам нужно начать с изучения соответсвующей литературы.
Например, "FPGA Prototyping by VHDL Examples" Pong P. Chu

P.S. Хотя моё личное мнения -- я бы крайне рекомендовал Verilog вместо VHDL. Но это оффтоп.


Благодарю, и изучаю сейчас RTL HARDWARE DESIGN USING VHDL того же автора. Правда не до конца понимаю механику конвейризации конечного автомата бинарного алгоритма (12.8 листинг из данной книги). Если ещё актуально с помощью, то буду благодарен, даже не бесплатно если сложная задача(vk.com/semenishen). Verilog планирую на будущее, ибо надо с более жестких основ пройтись в vhdl sm.gif
кстати, читал ваш блог на хабре, отличные статьи у вас! sm.gif

Сообщение отредактировал Zolberg101 - Jul 3 2018, 06:21
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 16th July 2018 - 17:56
Рейтинг@Mail.ru


Страница сгенерированна за 0.00953 секунд с 7
ELECTRONIX ©2004-2016