[Angel 0]

Для редактирования кода я пользуюсь VIM под Windows . Для работы с тегами Verilog использую Ctags. А он не понимает VHDL.

Поделитесь опытом, как работать с VHDL тегами в VIM.

[andrew_b 14]

Поделитесь опытом, как работать с VHDL тегами в VIM.

Я никак. Может, я чего в этой жизни пропустил?

[makc 190]

Для редактирования кода  я пользуюсь VIM под Windows . Для работы с тегами Verilog использую Ctags. А он не понимает VHDL.

Поделитесь опытом, как работать с VHDL тегами в VIM.

<{POST_SNAPBACK}>

 

man ctags :)

 

Tag VHDL files (this example is a single long line,

broken here for formatting reasons):

--language=none --regex='/[ \t]*\(ARCHITECTURE\|\

CONFIGURATION\) +[^ ]* +OF/' --regex='/[ \t]*\

\(ATTRIBUTE\|ENTITY\|FUNCTION\|PACKAGE\( BODY\)?\

\|PROCEDURE\|PROCESS\|TYPE\)[ \t]+\([^ \t(]+\)/\3/'

[Angel 0]

Tag VHDL files (this example is a single long line,

broken here for formatting reasons):

--language=none --regex='/[ \t]*\(ARCHITECTURE\|\

CONFIGURATION\) +[^ ]* +OF/' --regex='/[ \t]*\

\(ATTRIBUTE\|ENTITY\|FUNCTION\|PACKAGE\( BODY\)?\

\|PROCEDURE\|PROCESS\|TYPE\)[ \t]+\([^ \t(]+\)/\3/'

<{POST_SNAPBACK}>

 

У меня не получается :(

Может под Windows надо по другому задавать эту строку?