[Reffum2 0]

Я создаю проекты для ПЛИС XILINX или Altera. В основном использую описание на VHDL/Verilog. Однако, многие модули проекта лучше описывать в схемном редакторе. Схемные редакторы предоставляемые в ISE, Quartus, VIVADO мне кажутся слишком неудобными и даже ограниченными. Хотелось бы найти какой-то редактор с возможностью экспорта схемы в EDIF или VHDL/Verilog. Я пока остановился на Altium Designer, однако у него тоже есть недостатки. Какие редакторы используете Вы?

[Shivers 0]

HDL Designer предоставляет широкие возможности по визуализации - машины состояний, блочное представление, и т.д. Сам в нем не работал, только видел у коллег.

Если же редакторы печатных плат использовать, то нетлист они все выписывают. Только зачем такой изврат?

[warrior-2001 0]

Если есть необходимость писать универсальный для разных типов ПЛИС код - это одно требование. Если есть необходимость писать СФ блоки, и вставлять их в специализированные прошивки для разных типов ПЛИС - другое.

У Mentor Graphics (да и не только у них) есть для этого целый маршрут проектирования! Тут одним программным продуктом не отделаешься!

А так - да, HDL Designer - это менеджер проектов с возможностью вызова и Quartus, и ISE, и Vivado и много ещё чего.

[iosifk 3]

Я создаю проекты для ПЛИС XILINX или Altera. В основном использую описание на VHDL/Verilog. Однако, многие модули проекта лучше описывать в схемном редакторе. Схемные редакторы предоставляемые в ISE, Quartus, VIVADO мне кажутся слишком неудобными и даже ограниченными. Хотелось бы найти какой-то редактор с возможностью экспорта схемы в EDIF или VHDL/Verilog. Я пока остановился на Altium Designer, однако у него тоже есть недостатки. Какие редакторы используете Вы?

View Draw ментора..

только " лучше описывать в схемном редакторе" - это конечно не верно. Потому как 70% времени - это отладка RTL, а для нее это все лишнее. И потом привяжетесь в "версии" и через пару лет возможно проект не откроется...

 

[Reffum2 0]

View Draw ментора..

только " лучше описывать в схемном редакторе" - это конечно не верно. Потому как 70% времени - это отладка RTL, а для нее это все лишнее. И потом привяжетесь в "версии" и через пару лет возможно проект не откроется...

Почему неверно? Например у меня один модуль верхнего. В нем 3 модуля, соединенные между собой разными шинами и все. Мне такой модуль гораздо легче описать схемой, чем Verilog/VHDL.

[RobFPGA 27]

Приветствую!

 

Какие редакторы используете Вы?

Aldec Active-HDL - универсальная IDE для дизайна + симулятор. Долгое время использовал пока очередной заказчик не поставил условие - ничего другого кроме родных оболочек для FPGA. И на этом вся красота схемного ввода закончилась (хотя и до этого схематик использовался в основном только для сборки крупных блоков). Пару месяцев ломки и теперь меня назад в схематик не затащишь. Единственно жалею когда доки пишу - уж очень красивые диаграммы получались автоматом.

 

Почему неверно? Например у меня один модуль верхнего. В нем 3 модуля, соединенные между собой разными шинами и все. Мне такой модуль гораздо легче описать схемой, чем Verilog/VHDL.

Тут кому как привычнее (у кого один top, а у кого то и 2-3 ;) ). Хотя хороший редактор + немного организации делают такое почти автоматом. А если приходится при этом с шинами и параметрами "работать" так по сравнению со схематиком вобще песня!

 

Удачи! Rob.

[iosifk 3]

Почему неверно? Например у меня один модуль верхнего. В нем 3 модуля, соединенные между собой разными шинами и все. Мне такой модуль гораздо легче описать схемой, чем Verilog/VHDL.

Так потому и неверно, что для симуляции кроме самго верхнего проекта надо делать еще и список связей. Причем, если проект настраивается параметрами, то для каждой настройки параметров надо делать свой список связей...

Ну и кроме того, будете зависеть от самого схемного редактора. Пройдет год-другой, поставите новую версию и старый проект не откроется.

А связать в Veriloge 3 инстанса - это 3 минуты дела...