Golikov 0 30 марта, 2017 Опубликовано 30 марта, 2017 · Жалоба нет... не надо дополнительных ковычек, должно быть просто parameter path = "c:\bbb.hex"; это проблема квартуса, судя по тому что он 7.1 вы видать работаете с воронежскими флексами, иначе не понимаю зачем такой древний когда уже и 14 то не очень новый:) или это что-то другое? на форуме такая же проблема в далеком 2009 http://www.alteraforum.com/forum/showthread.php?t=20266 тогда вам остается: Либо parameter [WORD_SIZE * WORD_COUNT - 1 : 0] ROM_DATA = {16'h0001, 16'h0002 ....}; и передавать сразу такую длинную строку снаружи, или массив если квартус 7 протянет. А этот параметр формировать в файле верхнего уровня, может из файла. Либо сделать один общий файл с данными, и передавать индекс записи Либо сделать функцию преобразование параметра в строку parameter единственный способ передать настройки модуля. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mse 0 30 марта, 2017 Опубликовано 30 марта, 2017 · Жалоба нет... не надо дополнительных ковычек, должно быть просто parameter path = "c:\bbb.hex"; это проблема квартуса, судя по тому что он 7.1 вы видать работаете с воронежскими флексами, иначе не понимаю зачем такой древний когда уже и 14 то не очень новый:) или это что-то другое? Не, отрабатываю на Ц-2, вроде всегда хватало. Не такой монстроузный и всё такое. Ну, всё одно на Ц-4 лезть надо, буду свежее осваивать. Спасибо всем за участие. ;О) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mse 0 30 марта, 2017 Опубликовано 30 марта, 2017 · Жалоба Не, отрабатываю на Ц-2, вроде всегда хватало. Не такой монстроузный и всё такое. Ну, всё одно на Ц-4 лезть надо, буду свежее осваивать. Спасибо всем за участие. ;О) Таки, да, ларчик об пол открывался. 16.1 съел. Но, по сравнению с 7.1, какой он тормозной! Да, кстати, не даст ли кто наводку на толковый букварь по временнОму моделированию в МоделСим? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Fitc 0 30 марта, 2017 Опубликовано 30 марта, 2017 · Жалоба Есть вопрос. Как решить, не нашёл. Есть модуль, который многократно используется в проекте. Внутри него есть ROM. Собственно, модули и отличаются только содержимым ROM. Альтеровская LPM содержит внутри инстанса ROM путь к файлу. Но этот механизм не подходит для моего случая. Т.к. придётся отказаться от многократного использования модуля и написания уникальных модулей с конкретной прошивкой ROM. Как можно передать в вериложный модуль описания ROM, путь к файлу прошивки из верхнего иерархического уровня, как параметр/переменную для модуля? Вот сюда: // megafunction wizard: %ROM: 2-PORT% // GENERATION: STANDARD // VERSION: WM1.0 // MODULE: altsyncram defparam ... altsyncram_component.init_file = "my_file_0.mif", транзитом, через модуль более верхнего уровня. defparam переопределяет значения параметров экземпляра модуля. Практически во всех своих старых примерах кода Altera использует defparam для переопределения параметров вместо списка параметров. Список параметров появился в стандарте Verilog 2001, в стандарте Verilog 1995 его еще не было, возможно поэтому во всех своих древних модулях, Altera использует defparam вместо списка параметров. Если хотите использовать старый Quartus - используйте defparam. Однако, у defparam есть ряд ограничений, а также в последних стандартах SystemVerilog не рекомендуют использовать defparam и сообщают, что, возможно, уберут defparam из языка в будущих стандартах Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 31 марта, 2017 Опубликовано 31 марта, 2017 · Жалоба А чем временнОе моделирование отличается от обычного? Надо просто какое-то руководство по написанию тестбенчей, можно глянуть в сторону UVM express, моделсим это порезанная квеста, весьма адекватный симулятор. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 14 31 марта, 2017 Опубликовано 31 марта, 2017 · Жалоба А чем временнОе моделирование отличается от обычного?Под временным обычно понимают моделирование с рельными задержками. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mse 0 31 марта, 2017 Опубликовано 31 марта, 2017 · Жалоба А чем временнОе моделирование отличается от обычного? Надо просто какое-то руководство по написанию тестбенчей, можно глянуть в сторону UVM express, моделсим это порезанная квеста, весьма адекватный симулятор. Обычное, это RTL, а то - gate level. Криво написал, да... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Александр77 1 31 марта, 2017 Опубликовано 31 марта, 2017 · Жалоба Под временным обычно понимают моделирование с рельными задержками. В обычном идет проверка на функциональность, а во временнОм моделировании дополнительно учитываются задержки в логике (по данным из файлов .sdo и .vho). Единственное, если не путаю, года два-три назад альтера отказалась от генерации этих файлов, и рекомендовала ограничиться функциональным моделированием. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться