реклама на сайте
подробности

 
 
2 страниц V   1 2 >  
Reply to this topicStart new topic
> Задание констрейнов, констрейны Vivado2016
Anton1990
сообщение Oct 17 2017, 15:41
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 134
Регистрация: 26-04-12
Пользователь №: 71 584



Всем привет.
Есть проект работающий на частоте clkA (~200 МГц). И сигнал CE сопровождающий весь проект. СЕ реально не превышает 50 МГц. Как задать констрейн для учета сигнала CE ведь всем проекту нет необходимости тикать на clkA.

Есть регистр "А" (32 разряда) куда записывается некоторое число из программы по сигналу clkrd. Выход данного регистра идет на вход другого регистра "В" работающего на частоте clkB. Запись в регистр "А" осуществляется из программы очень редко, а может и вообще не меняться. Как сообщить vivado не пытаться совместить частоты clkA и clkB?
Заранее всем спасибо.
Go to the top of the page
 
+Quote Post
Tausinov
сообщение Oct 17 2017, 15:52
Сообщение #2


Частый гость
**

Группа: Участник
Сообщений: 121
Регистрация: 19-10-13
Пользователь №: 78 795



Цитата(Anton1990 @ Oct 17 2017, 18:41) *
Всем привет.
Есть проект работающий на частоте clkA (~200 МГц). И сигнал CE сопровождающий весь проект. СЕ реально не превышает 50 МГц. Как задать констрейн для учета сигнала CE ведь всем проекту нет необходимости тикать на clkA.


Это так не работает, если возможна работа на меньшем клоке, то и перейдите на него, избавившись от CE.

Цитата
Есть регистр "А" (32 разряда) куда записывается некоторое число из программы по сигналу clkrd. Выход данного регистра идет на вход другого регистра "В" работающего на частоте clkB. Запись в регистр "А" осуществляется из программы очень редко, а может и вообще не меняться. Как сообщить vivado не пытаться совместить частоты clkA и clkB?
Заранее всем спасибо.


Если клоки кратные и синфазные, то проблем не будет. Если нет, то можно добавить что-то такое
set_clock_groups -asynchronous -group [get_clocks clkA -include_generated]
set_clock_groups -asynchronous -group [get_clocks clkB -include_generated]

-include_generated можно использовать только, если все производные клоки кратны исходному, иначе придется описывать их отдельно.

Пы. Сы. Есть еще немного "колхозный" метод
set_false_path -from [get_clocks clkA ] -to [get_clocks clkB]

Сообщение отредактировал Tausinov - Oct 17 2017, 15:56
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Oct 17 2017, 15:54
Сообщение #3


Местный
***

Группа: Участник
Сообщений: 430
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



Цитата
Всем привет.
Есть проект работающий на частоте clkA (~200 МГц). И сигнал CE сопровождающий весь проект. СЕ реально не превышает 50 МГц. Как задать констрейн для учета сигнала CE ведь всем проекту нет необходимости тикать на clkA.

Если не ошибусь, тут надо применять констрейн мультицикла: set multi cycle path (это на Altera, на сколько я знаю у Xilinx почти такой-же формат SDC)

Цитата
Есть регистр "А" (32 разряда) куда записывается некоторое число из программы по сигналу clkrd. Выход данного регистра идет на вход другого регистра "В" работающего на частоте clkB. Запись в регистр "А" осуществляется из программы очень редко, а может и вообще не меняться. Как сообщить vivado не пытаться совместить частоты clkA и clkB?
Заранее всем спасибо.

Если переход между клоковыми доменами выполнен по всем правилам тогда достаточнро будет set_false_path или set_clock_groups -exclusive Но лучше конечно прочитать соответствующий Tutorial. Не исключены различия между Altera и Xilinx.
Go to the top of the page
 
+Quote Post
Anton1990
сообщение Oct 17 2017, 16:21
Сообщение #4


Частый гость
**

Группа: Участник
Сообщений: 134
Регистрация: 26-04-12
Пользователь №: 71 584



Цитата(Tausinov @ Oct 17 2017, 18:52) *
Это так не работает, если возможна работа на меньшем клоке, то и перейдите на него, избавившись от CE.

-include_generated можно использовать только, если все производные клоки кратны исходному, иначе придется описывать их отдельно.

Пы. Сы. Есть еще немного "колхозный" метод
set_false_path -from [get_clocks clkA ] -to [get_clocks clkB]

Перейти на меньшую частоту невозможно. Устройство принимает данные с АЦП на высокой частоте, обрабатывает и выдает на той же частоте но с сигналом CE (символы)

Колхозный метод наверное подошел бы (и я его пробовал), только вот задать просто имена клоков не получается. Один клок идет с clock_wizarda, а второй из ядра pcie. При указании названия клоков как они объявлены в моем блоке ничего не получается, vivado выдает критическое предупреждение. ВМожет нужно указывать не имена линий клоков, а имена пинов-источников этих клоков. Короче я не понял.
Go to the top of the page
 
+Quote Post
Tausinov
сообщение Oct 17 2017, 16:45
Сообщение #5


Частый гость
**

Группа: Участник
Сообщений: 121
Регистрация: 19-10-13
Пользователь №: 78 795



Цитата(Anton1990 @ Oct 17 2017, 19:21) *
Перейти на меньшую частоту невозможно. Устройство принимает данные с АЦП на высокой частоте, обрабатывает и выдает на той же частоте но с сигналом CE (символы)


Посмотрите тогда в сторону упомянутого выше set_multicycle_path. Возможно, он подойдет. Сам не пользовался, поэтому ничего про него сказать не могу. Всегда думал, что он немного для других ситуаций. Также можно в явном виде либо через фифо, либо через память перейти на меньший клок для той части обработки, где это нужно.

Цитата
Колхозный метод наверное подошел бы (и я его пробовал), только вот задать просто имена клоков не получается. Один клок идет с clock_wizarda, а второй из ядра pcie. При указании названия клоков как они объявлены в моем блоке ничего не получается, vivado выдает критическое предупреждение. Может нужно указывать не имена линий клоков, а имена пинов-источников этих клоков. Короче я не понял.


В первом варианте такой проблемы быть не должно, если использовать в качестве клоков
create_clock -period 10.000 -name clkAparent [get_ports ext_clk_A]
create_clock -period 10.000 -name clkBparent [get_ports ext_clk_B]
клоки с верхнего уровня, из которых получаются ваши clkA и clkB.

А во втором, можно попробовать поиграться с get_clock - там есть разные способы указания источника. Путь в иерархии проекта можно взять из дизайна после разводки.
Go to the top of the page
 
+Quote Post
Shivers
сообщение Oct 17 2017, 17:46
Сообщение #6


Знающий
****

Группа: Свой
Сообщений: 624
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950



Правила такие: констрейнить надо всегда по максимальной частоте, даже если в реальной схеме сигнал сопровождения возникает раз в тысячу тактов. После этого, надо смотреть связи между триггерами: если есть триггер А, выход которого поступает на триггер Б гарантированно через 2 и более тактов (но никогда в следующем такте), то на этот путь накладывается малтисайкл. Но все остальные пути (которые могут придти в следующем такте) должны анализироваться без малтисайкла.

Представить себе ситуацию, когда в схеме выходы ВСЕХ триггеров приходят на приемники через 2 и более такта, я не могу, потому что это будет означать, что дизайн написан по-лоховски, ведь опорный клок надо было делить еще на входе, до реальной частоты схемы. Т.е. если у топикстартера реальная частота схемы 50 МГц, а опорная частота 200, значит надо делить частоту на 4, а потом уже заводить в схему. И констрейнты тогда надо писать относительно клока 50 МГц, который объявить как генерейтед от 200 МГц.

Еще один момент. У топикстартера в первом посте какая то каша с клоками. Если в проекте используются две частоты clkA и clkB, где одна не получается из другой делением (т.е. оба генератора асинхронны друг другу), то это вообще другая история - читайте про CDC.
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Oct 17 2017, 18:17
Сообщение #7


Знающий
****

Группа: Свой
Сообщений: 934
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(Anton1990 @ Oct 17 2017, 19:21) *
Перейти на меньшую частоту невозможно. Устройство принимает данные с АЦП на высокой частоте, обрабатывает и выдает на той же частоте но с сигналом CE (символы)

set_multicycle_path тут скорее не подойдет. Точнее использовать то его можно но надо описывать им ВСЕ пути от источников до получателей которые работают через CE wacko.gif Наверное всеж проще и правильнее будет поставить FIFO и перейти на частоту CE.

Цитата(Anton1990 @ Oct 17 2017, 19:21) *
Колхозный метод наверное подошел бы (и я его пробовал), только вот задать просто имена клоков не получается. Один клок идет с clock_wizarda, а второй из ядра pcie. При указании названия клоков как они объявлены в моем блоке ничего не получается, vivado выдает критическое предупреждение. ВМожет нужно указывать не имена линий клоков, а имена пинов-источников этих клоков. Короче я не понял.

Для получения имен:
Простой вариант - открываете дизайн после синтеза находитеи Ваш клок и смотрите полное название название цепи.
Продвинутый - get_clocks -of [get_pins {полный/путь_вашего/модуля/имя_порта_clk}]
Опять же - открываете дизайн после синтеза и тестите команды в Tcl console

Ну и для второго случая правильнее будет использовать как выше советовали set_clock_groups -asynchronous -group [get_clocks ...

Успехов! Rob.




Go to the top of the page
 
+Quote Post
yes
сообщение Oct 17 2017, 18:55
Сообщение #8


Гуру
******

Группа: Свой
Сообщений: 2 021
Регистрация: 23-12-04
Пользователь №: 1 640



а почему не пойдет set_multicycle_path ? вроде как это одно из основных применений - только нужно задавать на hold и setup (чтоб тул не офигел)
как-то так

set_multicycle_path -setup N -from {список всех триггеров с СЕ} -to {список всех триггеров с СЕ}
set_multicycle_path -hold N-1 -from {список всех триггеров с СЕ} -to {список всех триггеров с СЕ}

N - это сколько тактов пропускается СЕ

--------------

дисклеймер: пишу по памяти, а set_multicycle_path самый хитровыдуманый констрейн %)
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Oct 17 2017, 19:22
Сообщение #9


Знающий
****

Группа: Свой
Сообщений: 934
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(yes @ Oct 17 2017, 21:55) *
а почему не пойдет set_multicycle_path ? вроде как это одно из основных применений - только нужно задавать на hold и setup (чтоб тул не офигел)
как-то так
...

Да так и есть но вот получить полный и корректный список всех примитивов которые на CE будет то еще удовольствие
например все регистры
get_cells -of [get_pins -of [get_nets -segments CE_net_name]] -filter {PRIMITIVE_GROUP==REGISTER}
или все BRAM
get_cells -of [get_pins -of [get_nets -segments CE_net_name]] -filter {PRIMITIVE_GROUP==BLOCKRAM}
ну или все скопом
get_cells -of [get_pins -of [get_nets -segments CE_net_name]] -filter {IS_PRIMITIVE==1}

Но в любом случае для большого дизайна надо будет несколько итераций чтобы проверить все на корректность.
Да и смысла нет проще через клоки перетянуть и грется будет меньше и разводится быстрее.
Но это конечно от дизайна зависит ну и TC виднее что там у него.

Успехов! Rob.
Go to the top of the page
 
+Quote Post
andrew_b
сообщение Oct 18 2017, 06:05
Сообщение #10


Профессионал
*****

Группа: Свой
Сообщений: 1 832
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757



Вообще по сравнению с ucf описание мультицикла в sdc ещё тот геморрой. В ucf пишется просто: от СE до СE.

TIMESPEC TS_CLKA = PERIOD CLKA 200 MHz;
TIMESPEC TS_CE = FROM CE TO CE TS_CLKA/4;
Go to the top of the page
 
+Quote Post
Maverick
сообщение Oct 18 2017, 06:31
Сообщение #11


я только учусь...
******

Группа: Модераторы
Сообщений: 3 394
Регистрация: 29-01-07
Из: Украина
Пользователь №: 24 839



Цитата(Anton1990 @ Oct 17 2017, 18:41) *
Всем привет.
Есть проект работающий на частоте clkA (~200 МГц). И сигнал CE сопровождающий весь проект. СЕ реально не превышает 50 МГц. Как задать констрейн для учета сигнала CE ведь всем проекту нет необходимости тикать на clkA.

Есть регистр "А" (32 разряда) куда записывается некоторое число из программы по сигналу clkrd. Выход данного регистра идет на вход другого регистра "В" работающего на частоте clkB. Запись в регистр "А" осуществляется из программы очень редко, а может и вообще не меняться. Как сообщить vivado не пытаться совместить частоты clkA и clkB?
Заранее всем спасибо.

не проще двухклоковое фифо применить...


--------------------
If it doesn't work in simulation, it won't work on the board.

"Ты живешь в своих поступках, а не в теле. Ты — это твои действия, и нет другого тебя" Антуан де Сент-Экзюпери повесть "Маленький принц"
Go to the top of the page
 
+Quote Post
_Anatoliy
сообщение Oct 18 2017, 06:37
Сообщение #12


Утомлённый солнцем
******

Группа: Свой
Сообщений: 2 468
Регистрация: 15-07-06
Из: г.Донецк
Пользователь №: 18 832



Цитата(RobFPGA @ Oct 17 2017, 22:22) *
Да так и есть но вот получить полный и корректный список всех примитивов которые на CE будет то еще удовольствие

Странно. Уже давно пользуюсь мультициклами и никогда не составлял никаких списков. Просто указываю между какими клоками применить команду.
Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Oct 18 2017, 11:28
Сообщение #13


Знающий
****

Группа: Свой
Сообщений: 934
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(_Anatoliy @ Oct 18 2017, 09:37) *
Странно. Уже давно пользуюсь мультициклами и никогда не составлял никаких списков. Просто указываю между какими клоками применить команду.

У TC на одном клоке сидит часть дизайна которому нужна задержка <1 такта, и часть дизайна которому нужно <N тактов.
Вы бы пример констрэйна привели.

Успехов! Rob.
Go to the top of the page
 
+Quote Post
_Anatoliy
сообщение Oct 18 2017, 11:54
Сообщение #14


Утомлённый солнцем
******

Группа: Свой
Сообщений: 2 468
Регистрация: 15-07-06
Из: г.Донецк
Пользователь №: 18 832



Цитата(RobFPGA @ Oct 18 2017, 14:28) *
Приветствую!
У TC на одном клоке сидит часть дизайна которому нужна задержка <1 такта, и часть дизайна которому нужно <N тактов.
Вы бы пример констрэйна привели.
Успехов! Rob.

Код
set_multicycle_path -from [get_clocks {clk2x2sps}] -to [get_clocks {clk2x1sps}] -setup -start 2
set_multicycle_path -from [get_clocks {clk2x2sps}] -to [get_clocks {clk2x1sps}] -hold -start 1


Для дизайна которому нужно <N тактов можно ввести дополнительный клок. Клок clk2x1sps имеет ту же частоту что и клок clk2x2sps, только с СЕ. Можно взять частоту в 2 раза ниже но без СЕ.

Ещё вроде можно и одним клоком обойтись с СЕ, но я так не пробовал.
Код
set mc_group [get_fanouts [get_pins enable_reg|q]]
set_multicycle_path -setup 2 -from $mc_group -to $mc_group
set_multicycle_path -hold 1 -from $mc_group -to $mc_group
Go to the top of the page
 
+Quote Post
Anton1990
сообщение Oct 19 2017, 15:32
Сообщение #15


Частый гость
**

Группа: Участник
Сообщений: 134
Регистрация: 26-04-12
Пользователь №: 71 584



Цитата(Shivers @ Oct 17 2017, 20:46) *
Представить себе ситуацию, когда в схеме выходы ВСЕХ триггеров приходят на приемники через 2 и более такта, я не могу, потому что это будет означать, что дизайн написан по-лоховски, ведь опорный клок надо было делить еще на входе, до реальной частоты схемы. Т.е. если у топикстартера реальная частота схемы 50 МГц, а опорная частота 200, значит надо делить частоту на 4, а потом уже заводить в схему. И констрейнты тогда надо писать относительно клока 50 МГц, который объявить как генерейтед от 200 МГц.

Еще один момент. У топикстартера в первом посте какая то каша с клоками. Если в проекте используются две частоты clkA и clkB, где одна не получается из другой делением (т.е. оба генератора асинхронны друг другу), то это вообще другая история - читайте про CDC.


Поясняю ситуацию. Частота дискретизации сигнала 100 МГц, принимаемый сигнал 100 кГц. На выходе дема принятые символы идут на 100 МГц в сопровождении CE (равной символьной скорости т.е. 100 кГц). Сигнал децемировать заранее нельзя т.к. демов стоит несколько и соседний вполне может принимать сигнал с шириной 40 МГц.

По второму вопросу: дем работает на частоте 100 МГц а управление идет из регистров записываемых из программы с шины с ее частотой clkRD. Запись статична, т.е записали значение и забыли, но vivado ведь незнает что запись происходит очень редко (по желанию пользователя) и пытается совместить "несовместимые" и независимые частоты.
Go to the top of the page
 
+Quote Post

2 страниц V   1 2 >
Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 13th December 2017 - 22:42
Рейтинг@Mail.ru


Страница сгенерированна за 0.01349 секунд с 7
ELECTRONIX ©2004-2016