Перейти к содержанию
    

svalery

Участник
  • Постов

    59
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о svalery

  • Звание
    Участник
    Участник

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array
  1. Похоже проблема в "вылеченной" лицензии. Есть у кого рабочая таблетка для этой версии (или 10.4) ?
  2. Поставил ActiveHDL 10.1 не пойму что с Design Browser изменилось. Если симуляция не запущена -всё ок, вижу иерархию. Если сделать asim, иерархия пропадает.
  3. Как то можно обнаружить такое "плохое" соединение автоматически?
  4. Всем спасибо за ответы. Заложено именно 0.25, тк это как раз подходит для 2х трасс по 0.1 между виа.
  5. Есть такой параметр - расстояние от отверстия до меди во внутренних слоях. В pcbtech он 0.2 (http://www.pcbtech.ru/pages/view_page/94), где то видел 0.35. Какого значения стоит придерживаться, так что бы не переплатить на производстве ? BGA с шагом 1мм, хотелось бы протянуть 2 трассы 0.1 между via без использования глухих отверстий.
  6. Практикуется ли запрос у производителя информации по готовому стакапу (толщина слоев, материал, параметры трасс под различные волновые сопротивления - для заданного кол-ва слоев)? Предполагаю что производителю будет удобнее дать правильный вариант, что бы не разворачивать проекты по тому что заказчик "намучал" там своих художеств которые нельзя сделать на производстве.
  7. Да, задача именно в этом и была, нужно выровнять ДДР без учёта терминации. Всё решилось установкой 16го альтиума (в 14м xsignals нет) и переходом на xsignals. Спасибо за наводку.
  8. Есть шина, каждый бит которой идёт по следующему пути : Pad1 -> Via -> Pad2 Нужно выравнять длины Pad1->Via, БЕЗ учёта отрезка Via -> Pad2. Проблема в том, что учитывается длина ВСЕЙ сети. Как это правильно сделать? Можно конечно развести Via -> Pad2 после выравнивания длин. Но кажется что должен быть другой вариант.
  9. Вопрос в том как я мог это туда утащить если курсором туда не попасть ? Кстати компоненты (именно компоненты а не via) у меня часто туда проваливаются по непонятным причинам, причём по несколько штук сразу. Замечаю это после апдейта со схематика. Грешу на какой то глюк с алдеком.
  10. Выделяю Outside Area , проверяю через F11 (PCB inspector) - ничего нет, то есть ничего не выделяется. Помог PCBLIST и сортировка по координатам, этот улетевший компоненты был Via ). Вообщем проблема решена всем спасибо за советы.
  11. Edit->Select-> Outside area : выделяем всё что видим, то что за пределами должно быть Select Tools -> Component Placement -> Arrange Within Rectangle : ничего не происходит... видимо компонент НЕ выделился Проделывал то же самое но с компонентами в области видимости - всё работает как надо и Select и Placement in Rectangle. С "провалившимся" компонентом же - не работает. Что делаю не так ?
  12. Забыл дописать - допустим я не знаю что это за компонент. Как спуститься за Y<0 и вытянуть его ?
  13. Бывает улетают компоненты за пределы PCB (в минус Y !!). Как его по нормальному его доставать оттуда?
  14. Делаю дифпару- обзываю (_P, _N), вешаю Place -> Derectives. При Update PCB Document вываливает ошибку: Net(s) Not Found in Differential Pair ETH1_MD1 : Positive Net [ETH1_MD1_P] & Negative Net [ETH1_MD1_N] in current PCB document Подскажите что не так делаю ?
  15. Altium PDF export

    Вопрос по экспорту Altium Schematic в PDF и ссылки между страницами. Как сделать что бы в PDF по клику на порт - переходило на другой лист с которым он связан. Так же по клику на Sheet Symbol переходило на страницу с реализацией. Грубо говоря что бы была навигация в PDF похожая на ту, что в самой оболочке альтиума.
×
×
  • Создать...