Перейти к содержанию
    

Art55555

Участник*
  • Постов

    282
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Art55555

  • Звание
    Местный
    Местный

Посетители профиля

2 863 просмотра профиля
  1. Там есть особенность вывода. Отображается не так, как в матлабе. Идёте синусом с генератора, смотрите, куда "пошёл" результат. Для того, чтобы получить читаемый результат, игрался с адресами (использовал память после FFT), только после этого заработало как надо.
  2. Он не даёт синтезировать такую схему, вклиниться между куадом и экстернал пином нельзя. Если только самописный блок делать.
  3. К большому сожалению, ткнуться туда очень сложно - мезонинная система.
  4. Добрый день! Необходимо обеспечить управление по SPI AD9653, плисина Kintex 7. Использую блок QUADSPI, 3 ноги подключены верно. С программной стороны использую файл GitHub.Com/Xilinx/embeddedsw/XilinxProcessorIPLib/drivers/spi/src/xspi.c , функцию XSpi_ReadReg(InstancePtr->BaseAddr, XSP_DRR_OFFSET), которая #define Xspi_In32(hUser, (BaseAddress) + (RegOffset)). А RegOffset указан верно = 0x6C, из которого и предполагается чтение. Процесс записи в регистры АЦП происходят верно, всё настраивается. Но при чтении значений возникла проблема - на выходе либо FF либо 00. Плюс не читаются те регистры, которые точно только для чтения (ID и т.д.) Кто-либо сталкивался с подобными проблемами, есть ли какие подводные камни?
  5. Как показывает практика, конвейерные вычисления, фиксация результата по счётчику (если необходимо), использование DSP-ядер - всё это значительно повышает итоговую частоту работы. Если частот несколько - используем фифо (не защёлкиваем и не ожидает результат по одной частоте, регистрация по другой).
  6. Есть собственная плата с кинтексом. Есть подключение по PCI ген2. Необходимо, используя стандартный XDMA драйвер (или другой собственный), реализовать следующие функции: 1. Передача минимального потока до 150 МБ/c от платы в компьютер, процедуры его запихивания куда-то (буфер, враппер) в ПЛИС и вынимания его из вашей библиотеки в компе. DDR 3 на плате есть, но пока не используется. 2. Передача 16 регистров в каждую сторону для управления. Задача только для тех, кто имеет опыт, необходимо быстрое решение за деньги.
  7. Есть силовые питающие линии в стойке. Есть внешние "накидные" трансформаторные линии (пояс Роговского), которые накидываются на каждую из силовых линий. Также есть выходные напряжения в стойке 210-240 вольт, переменка. Есть готовая плата с АЦП (1 канал сейчас) с разбросом +- 1вольт по входу. Необходимо: 1. "Принять" сигнал от трансформаторов тока, в том виде, что примет АЦП (+- 1вольт) . 2. "Принять" сигнал от 210-240 вольт, переменка, в том виде, что примет АЦП (+- 1вольт) для защёлкивания данных и дальнейшей обработки. 3. Рассчитать и смакетировать цепь, чтобы гарантированно "навадилось" 5 вольт с этих же проводов для дальнейшей реализации некоторых датчиков. Результатом вашей работы должна быть некоторая макетка, которая далее будет подключаться к моей плате АЦП.
  8. 1. По моей плате. Я сделал софт для настройки каждого компонента. ADF4355, AD9163 , AD9508. Каждый регистр программируется. Реакция есть, верная. Есть чтение каждого регистра тоже. 2. По евалюшн-планте есть софт ACE от Analog Devices. По территории - Москва, Балашиха, но возможно дистанционное подключение.
  9. Имеется связка AD9163 c Artix 7. Тактовая схема: ADF4355 генерит гигагерцовый сигнал 4,8 ГГц., который отправляется на DAC AD9163 и на делитель на 4 HMC362, далее на AD9508 (на котором формируется SYSREF, который, в свою очередь, идёт на DAC и Artix.) На уровне установления связки по JESD204 почему-то не встаёт линк. Кто-нибудь сталкивался с подобной проблемой? Для проверки имеется ещё плата EVAL 9163 + Ac701 (кит от ксайлинкча). Оба эти комплекта ведут себя одинаково - следовательно, нужно сделать прошивку и правильно настроить JESD. Подробности в личку.
  10. Имеется связка AD9163 c Artix 7. Тактовая схема: ADF4355 генерит гигагерцовый сигнал 4,8 ГГц., который отправляется на DAC AD9163 и на делитель на 4 HMC362, далее на AD9508 (на котором формируется SYSREF 240 МГц, который, в свою очередь, идёт на DAC и Artix.) На уровне установления связки по JESD204 почему-то не встаёт линк. Кто-нибудь сталкивался с подобной проблемой? Далее прилагаю настройки ADF4355, AD9508 и AD9163. Настройки ядра JESD Xilinx core соответствующие: L=4 K=32 F=1 скремблирование отключено, субкласс 0. ADF4355: 12,0x1041C 11,0x61300B 10,0xC01F7A 9,0x15153CC9 8,0x102D0428 7,0x120000E7 6,0x350143F6 5,0x800025 4,0x32008B84 3,0x3 2,0x12 1,0x1 0,0x200600 AD9508: 0x15,0x04,OUT0_Divide_Ratio[7:0] 0x1B,0x04,OUT1_Divide_Ratio[7:0] 0x21,0x04,OUT2_Divide_Ratio[7:0] 0x27,0x04,OUT3_Divide_Ratio[7:0] AD9163: start_up: 0x0000,0x18, 0x00D2,0x52, 0x00D2,0xD2, 0x0606,0x02, 0x0607,0x00, 0x0604,0x01, 0x0058,0x03, 0x0090,0x1E, 0x0080,0x00, 0x0040,0x00, 0x0020,0x0F, 0x009E,0x85, 0x0091,0xE1, 0x00E8,0x20, 0x0152,0x00, AD9163: JESD: 0x0300,0x00 0x04B8,0xFF 0x04B9,0x01 0x0480,0x38 0x0481,0x38 0x0482,0x38 0x0483,0x38 0x0484,0x38 0x0485,0x38 0x0486,0x38 0x0487,0x38 0x0110,0x48 0x0111,0x00 0x0200,0x00 0x0475,0x09 0x0453,0x03 0x0459,0x00 0x0475,0x01 0x029E,0x1F 0x0206,0x00 0x0206,0x01 0x0280,0x01 0x0300,0x01 0x0024,0x1F 0x04BA,0xFF 0x04BB,0x01
  11. Я сделал множество подобных приёмников, есть конечно много способов. Хотел вставить свои пять копеек. По мне это самый стабильный и верный способ. 1. Визарды лучше не использовать. 2. Клок (DCO) принимаем на IDELAY, далее играемся задержкой по нему (далее - сигнал сдвига таткта) 3. Этот полученный клок делим чем-либо, можно простым BUFR - ом. 3. Данные принимаем на ISERDES, запихиваем их результаты в отдельный сигнал. Соответственно, на каждый лэйн будет по 1 ISERDES. В нём выставляем настройки выхода АЦП. Не забываем по SPI регистрами выставить соответствующие настройки в самом АЦП, они должны быть одинаковыми. К каждому ISERDES подводим свой bitslip -сигнал(бит сдвига, им будем добиваться корректной последовательности с каждого лэйна) 4. Далее переводим АЦП в режим тестовой последовательности. Очень важно, чтобы все биты "отрабатывали" как можно чаще, бились, переключались 0-1-0-1. Можно пользовательскую последовательность - можно свою - не важно 5. Далее пишем простенький анализатор, который будет смотреть ситуацию по каждому лэйну, нажимать битслип, где это необходимо. Если все ситуации перебраны, а нужного сигнала нет, то двигаем сигнал сдвига такта. 6. Если все лэйны откалиброваны, то вводим дополнительную проверку на стабильность - бывает так, что у всех всё нормально, но ингогда проскакивают некорректные значения то здесь - то там. Тогда опять повторяем вышеописанные процедуры. Этот перебор работает. Я ставлю условие, чтобы прошло как минимум 16000 правильных тестовых отчётов. Если хоть один плохой - меняем конфигурацию, перебираем далее. 7. Переводим АЦП в нормальный режим работы. Да, как видно из схемы FRAME LANE можно не калибровать, как показывает бывают перекосы с данными даже на очень хорошо разведённой плате. Удачи!
  12. Расширились рамки - можно решение под Линукс. У кого есть опыт - пишите, плз. Вопрос открыт пока.
  13. У меня уже заведено на разъём PCI-E 4x. На компе как их принимать то тогда, линки эти?
  14. Со стороны компьютера в плату низкоскоростной поток - служебная информация и управление настройками платы. Необходимо реализовать (драйвер) выделение памяти наверху, прямой доступ к памяти без процессора. Количество и параметры блоков данных обсуждаемы. Внешний интерфейс PCI-E 4x. Т.е. в материнскую плату вставляется плата со шлейфом, который, в свою очередь, идёт на основную плату и имеет прямое соединение с ПЛИС.
  15. Необходимо реализовать в ПЛИС Xilinx Kintex 7 интерфейс передачи данных на скоростях до 3 ГБайт/сек. в память ПК. Со стороны ПК - Windows Server, 10, необходим драйвер. Железо находится в Москве. В личке готов обсудить стоимость и дополнительные вопросы.
×
×
  • Создать...