реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Xilinx ML507 не грузится с xcf32p
gosha
сообщение Jan 6 2018, 13:31
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 215
Регистрация: 15-06-04
Из: Менделеево
Пользователь №: 30



Xilinx ML507.

Если прошить .bit в Virtex_5 - все работает. (Pci_express_endpoint. Плата видится.)

Если прошить .mcs в каждую из xcf32p, -загрузки в Virtex_5 нет. При любом положении переключателей DIP SW3:

Master Serial, Master SelectMAP, Slave SelectMAP, Slave Serial

QUOTE
31. Configuration Address and Mode DIP Switches The 8-position DIP switch (SW3) sets the address and mode of configuration. It also enables fallback configuration of the Platform Flash PROM and enables System ACE configuration. Table 1-17 lists the function of each switch.
Table 1-17: Configuration Address DIP Switch Settings Switch (SW3) Function
1 Config Address [2].
2 Config Address [1].
3 Config Address [0].
4 MODE [2].
5 MODE [1].
6 MODE [0].
7 Platform Flash PROM Fallback (On = Enable, Off = Disable).(1)
8 System ACE Configuration (On = Enable, Off = Disable). When enabled, the System ACE controller configures the FPGA from the CF card whenever a card is inserted or the SYSACE RESET button is pressed.



Configuration Address [2:0] allows the user to select among multiple configuration images. For System ACE configuration, up to eight possible configurations can be stored on a CF card. The Platform Flash PROM and Linear Flash can hold up to four separate bitstreams that can be chosen by Configuration Address [2:0].
Mode[2:0] selects the FPGA configuration mode according to Table 1-18.

Table 1-18: Configuration Mode DIP Switch Settings
Mode[2:0] Mode
000 Master Serial (Platform Flash PROM, up to four configurations)
001 SPI (One configuration)
010 BPI Up (Parallel NOR Flash, up to four configurations)
011 BPI Down (Parallel NOR Flash, up to four configurations)
100 Master SelectMAP (Platform Flash PROM, up to four configurations)
101 JTAG (PC4, System ACE up to eight configurations)
110 Slave SelectMAP (Platform Flash PROM, up to four configurations)
111 Slave Serial (Platform Flash PROM, up to four configurations)


В чем может быть проблема ? Положение каких jamper по-пробовать поменять ?

В интернете решения не нашел: У кого грузится c xcf32p, у кого- нет. Никто не понимает почему:
https://forums.xilinx.com/t5/Xilinx-Boards-...-Kit/td-p/50431
Go to the top of the page
 
+Quote Post
_4afc_
сообщение Jan 6 2018, 14:09
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 178
Регистрация: 13-10-05
Из: Санкт-Петербург
Пользователь №: 9 565



Цитата(gosha @ Jan 6 2018, 16:31) *
Xilinx ML507.
Если прошить .bit в Virtex_5 - все работает. (Pci_express_endpoint. Плата видится.)
Если прошить .mcs в каждую из xcf32p, -загрузки в Virtex_5 нет.
В чем может быть проблема ?


С Virtex не работал, но может ширина шины в .bit и .mcs разная, или скорость в .bit высокая или источник клока в .bit установлен тот которого нет...
Go to the top of the page
 
+Quote Post
jojo
сообщение Jan 6 2018, 15:07
Сообщение #3


Знающий
****

Группа: Свой
Сообщений: 562
Регистрация: 9-10-04
Из: FPGA-city
Пользователь №: 827



https://www.xilinx.com/support/documentatio..._kits/ug348.pdf
https://www.xilinx.com/support/documentatio..._kits/ug347.pdf
http://www-inst.eecs.berkeley.edu/~cs150/f..._schematics.pdf

Как я помню Platform flash, её нужно прошить с правильными опциями - параллельная/последовательная, клок внешний/внутренний, быстрый/медленный..
Под эти опции должны быть соединены клоки и биты, причём правильно соединены по ширине шин и направлению клоков.
И в банке 0 порядок.
А ежели что не так, то не загрузится, конечно.
Go to the top of the page
 
+Quote Post
gosha
сообщение Jan 9 2018, 13:07
Сообщение #4


Местный
***

Группа: Свой
Сообщений: 215
Регистрация: 15-06-04
Из: Менделеево
Пользователь №: 30



QUOTE (jojo @ Jan 6 2018, 18:07) *
https://www.xilinx.com/support/documentatio..._kits/ug348.pdf
https://www.xilinx.com/support/documentatio..._kits/ug347.pdf
http://www-inst.eecs.berkeley.edu/~cs150/f..._schematics.pdf

Как я помню Platform flash, её нужно прошить с правильными опциями - параллельная/последовательная, клок внешний/внутренний, быстрый/медленный..
Под эти опции должны быть соединены клоки и биты, причём правильно соединены по ширине шин и направлению клоков.
И в банке 0 порядок.
А ежели что не так, то не загрузится, конечно.


Прошивал platform flash со всеми опциями (master_20MHz internal_clk, master_40MHz_internal_clkm, slave, parallel) - не помогает.
Причем , если поставить jumper_ACE_reset, даже .bit не грузиться в virtex5. По крайней мере, не работает.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th May 2018 - 02:09
Рейтинг@Mail.ru


Страница сгенерированна за 0.00855 секунд с 7
ELECTRONIX ©2004-2016