реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> PCI Express: Artix7 & Vivado, IBIS-AMI модели и коммутация трансивера
Stepanich
сообщение Jan 29 2018, 18:28
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 197
Регистрация: 8-06-05
Из: Москва
Пользователь №: 5 847



Здравствуйте.

1. Есть задача проверки целостности сигналов PCI Express gen. 2 x4 для XC7A200T-2FFG1156I в HyperLynx. Для создания IBIS файла используется среда Vivado 2016.2. Процесс выгрузки оканчивается следующим сообщением:

WARNING: [Designutils 20-1693] Xilinx write_ibis has detected pins which do not have IBIS Support. This may be due to either of the following cases.
(1) The latest IBIS I/O model data has not yet been installed for artix7 devices.
(2) There are no IBIS models available for use at this time. The following signals will be listed as a no connect (NC) in the output file. Please use IBIS-AMI models for simulation of these pins.

Запрос в поддержку Xilinx остаётся без ответа.

Вопрос к специалистам: имеется ли у Вас указанная выше модель?

************************************************************

2. Выполняется назначение цепей GTP трансивера PCI Express gen. 2 x4 для XC7A200T-2FFG1156I для подключения к ведущему устройству в соответствии со следующим правилом:
XC7A200T -> Master
PEx4T[0]_N PEx4R[0]_N
PEx4T[0]_P PEx4R[0]_P
PEx4T[1]_N PEx4R[1]_N
PEx4T[1]_P PEx4R[1]_P
PEx4T[2]_N PEx4R[2]_N
PEx4T[2]_P PEx4R[2]_P
PEx4T[3]_N PEx4R[3]_N
PEx4T[3]_P PEx4R[3]_P

Master -> XC7A200T
PEx4T[0]_N PEx4R[0]_N
PEx4T[0]_P PEx4R[0]_P
PEx4T[1]_N PEx4R[1]_N
PEx4T[1]_P PEx4R[1]_P
PEx4T[2]_N PEx4R[2]_N
PEx4T[2]_P PEx4R[2]_P
PEx4T[3]_N PEx4R[3]_N
PEx4T[3]_P PEx4R[3]_P

Однако, в соответствии с Э4 отладочной платы HW-A7-AC701 от Xilinx, подключение к ведущему устройству выполнено "крест на крест":
XC7A200T -> Master
PEx4T[0]_N PEx4R[3]_N
PEx4T[0]_P PEx4R[3]_P
PEx4T[1]_N PEx4R[2]_N
PEx4T[1]_P PEx4R[2]_P
PEx4T[2]_N PEx4R[1]_N
PEx4T[2]_P PEx4R[1]_P
PEx4T[3]_N PEx4R[0]_N
PEx4T[3]_P PEx4R[0]_P

Master -> XC7A200T
PEx4T[0]_N PEx4R[3]_N
PEx4T[0]_P PEx4R[3]_P
PEx4T[1]_N PEx4R[2]_N
PEx4T[1]_P PEx4R[2]_P
PEx4T[2]_N PEx4R[1]_N
PEx4T[2]_P PEx4R[1]_P
PEx4T[3]_N PEx4R[0]_N
PEx4T[3]_P PEx4R[0]_P

Прикрепленное изображение


Вопрос к специалистам: с какой целью в указанной плате могло быть применено подобное "зеркальное" назначение цепей и как в таком случае функционирует интерфейс; за счёт чего происходит "восстановление" правильного порядка? Верно ли предположение, что для PCI Express в Artix-7 при создании схемы возможно произвольное назначение цепей в пределах передающей и принимающей групп с последующим переназначением в проекте?

Спасибо.
Go to the top of the page
 
+Quote Post
Flood
сообщение Jan 30 2018, 05:53
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 666
Регистрация: 8-06-06
Пользователь №: 17 871



Цитата(Stepanich @ Jan 29 2018, 21:28) *
Здравствуйте.

1. Есть задача проверки целостности сигналов PCI Express gen. 2 x4 для XC7A200T-2FFG1156I в HyperLynx. Для создания IBIS файла используется среда Vivado 2016.2. Процесс выгрузки оканчивается следующим сообщением:

WARNING: [Designutils 20-1693] Xilinx write_ibis has detected pins which do not have IBIS Support. This may be due to either of the following cases.
(1) The latest IBIS I/O model data has not yet been installed for artix7 devices.
(2) There are no IBIS models available for use at this time. The following signals will be listed as a no connect (NC) in the output file. Please use IBIS-AMI models for simulation of these pins.

************************************************************

2. Выполняется назначение цепей GTP трансивера PCI Express gen. 2 x4 для XC7A200T-2FFG1156I для подключения к ведущему устройству в соответствии со следующим правилом:
XC7A200T -> Master
PEx4T[0]_N PEx4R[0]_N
...
PEx4T[3]_N PEx4R[3]_N

Однако, в соответствии с Э4 отладочной платы HW-A7-AC701 от Xilinx, подключение к ведущему устройству выполнено "крест на крест":
XC7A200T -> Master
PEx4T[0]_N PEx4R[3]_N
...
PEx4T[3]_N PEx4R[0]_N

Вопрос к специалистам: с какой целью в указанной плате могло быть применено подобное "зеркальное" назначение цепей и как в таком случае функционирует интерфейс; за счёт чего происходит "восстановление" правильного порядка? Верно ли предположение, что для PCI Express в Artix-7 при создании схемы возможно произвольное назначение цепей в пределах передающей и принимающей групп с последующим переназначением в проекте?

Спасибо.


По первому вопросу возможный ответ выделен жирным. Для высокоскоростных пинов Xilinx поставляет IBIS-AMI модели.

По второму ситуация немного хитрее. Казалось бы, чип программируемый и расположение лейнов жестко не зафиксировано. Номера пинов MGTPx не имеют прямого отношения к номерам лейнов. Задаваемый пинаут привязывает не жестко заданные линии PCIe аппаратного контроллера, а всего лишь блоки GT(P), далее внутри чипа за счет трассировочного ресурса возможно их назначение на любой лейн. Но это только часть правды. На деле для благополучного достижения тайминга очень желательно следовать рекомендациям, а именно:

https://www.xilinx.com/support/documentatio...series-pcie.pdf - см. Table 4-12: Artix-7 Recommended GT Locations

https://www.xilinx.com/support/documentatio...ransceivers.pdf - см. FFG1156 Package Placement Diagram

Для вашего чипа получается, что Lane 0 должен находиться на GTP X0Y7 (XC7A200T GTPE2_CHANNEL_X0Y7), а это в свою очередь пины MGTP[T|R]X[P|N]3_216.

Т.е. выбранный вами вариант формально неправильный, вариант AC701 - правильный. На деле заработало бы и для вашего случая, хотя бы за счет функции Lane reversal. Но все же рекомендации производителя лучше соблюдать.
Go to the top of the page
 
+Quote Post
sf9
сообщение Jan 30 2018, 10:32
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 26
Регистрация: 30-10-07
Из: Москва
Пользователь №: 31 896



Цитата(Flood @ Jan 30 2018, 08:53) *
По первому вопросу возможный ответ выделен жирным. Для высокоскоростных пинов Xilinx поставляет IBIS-AMI модели.

По второму ситуация немного хитрее. Казалось бы, чип программируемый и расположение лейнов жестко не зафиксировано. Номера пинов MGTPx не имеют прямого отношения к номерам лейнов. Задаваемый пинаут привязывает не жестко заданные линии PCIe аппаратного контроллера, а всего лишь блоки GT(P), далее внутри чипа за счет трассировочного ресурса возможно их назначение на любой лейн. Но это только часть правды. На деле для благополучного достижения тайминга очень желательно следовать рекомендациям, а именно:

https://www.xilinx.com/support/documentatio...series-pcie.pdf - см. Table 4-12: Artix-7 Recommended GT Locations

https://www.xilinx.com/support/documentatio...ransceivers.pdf - см. FFG1156 Package Placement Diagram

Для вашего чипа получается, что Lane 0 должен находиться на GTP X0Y7 (XC7A200T GTPE2_CHANNEL_X0Y7), а это в свою очередь пины MGTP[T|R]X[P|N]3_216.

Т.е. выбранный вами вариант формально неправильный, вариант AC701 - правильный. На деле заработало бы и для вашего случая, хотя бы за счет функции Lane reversal. Но все же рекомендации производителя лучше соблюдать.


Уважаемый Flood, получалось ли у вас запросить у Xilinx 7-Series IBIS-AMI модели?
Скачать такие модели можно только до 6-й серии. По 7-й серии Xilinx просит запрос, на который не отвечают.

Сообщение отредактировал sf9 - Jan 30 2018, 10:34
Go to the top of the page
 
+Quote Post
Stepanich
сообщение Jan 30 2018, 10:39
Сообщение #4


Частый гость
**

Группа: Свой
Сообщений: 197
Регистрация: 8-06-05
Из: Москва
Пользователь №: 5 847



Flood, спасибо за ответ.

1. Xilinx не ответил на наш запрос о предоставлении этих моделей, поэтому этот вопрос и возник на форуме.

2. Действительно, в документе PG054 есть примечание:
You can select other GT locations than those listed in the table if the timing is met in the design. To select other locations, manually modify the generated constraints in the XDC file.

Хотелось бы знать, критично ли это условие, если в проекте используется только один GTP трансивер, или это ограничение связано и с другими ядрами в проекте: DDR, RGMII и т. д?
Go to the top of the page
 
+Quote Post
Flood
сообщение Jan 30 2018, 18:21
Сообщение #5


Знающий
****

Группа: Свой
Сообщений: 666
Регистрация: 8-06-06
Пользователь №: 17 871



Цитата(Stepanich @ Jan 30 2018, 13:39) *
Хотелось бы знать, критично ли это условие, если в проекте используется только один GTP трансивер, или это ограничение связано и с другими ядрами в проекте: DDR, RGMII и т. д?


IBIS-AMI лежат в полузакрытом месте:
https://www.xilinx.com/member/ibis_ami.html
Нужно зайти с логином и попроситься, должны пустить.

При использовании одного трансивера (т.е. одного лейна, а не 4-х) это не очень критично, но лучше перепроверить на тестовом проекте, а еще лучше - не нарушать лишний раз пожеланий производителя. Насколько я понимаю, для тайминга важно взаимное расположение блоков PCIe и GT.
Go to the top of the page
 
+Quote Post
Stepanich
сообщение Jan 30 2018, 19:40
Сообщение #6


Частый гость
**

Группа: Свой
Сообщений: 197
Регистрация: 8-06-05
Из: Москва
Пользователь №: 5 847



Flood,

1. Пробовал зарегистрироваться и от РФ, и от страны, не входящей в ограничительный список (не D и E документа). Итог один: Request Not Accepted.

Если у Вас имеются эти модели, не могли бы Вы выложить их на FTP?

2. Используется именно 4 лейна. Что Вы имеете в виду под тестовым проектом: сборка проекта в Vivado или проверка на реальной плате с подобной конфигурацией PCIe? Если второе, то мы не можем этого сделать, пока не завершим проектирование платы, в данном случае - узла PCIe. Сохранилась ли в 7-й серии проблема прежних серий, заключавшаяся в том, что успешная сборка проекта не гарантировала нормального функционирования ПЛИС, особенно в широком диапазоне температур?

Спасибо.
Go to the top of the page
 
+Quote Post
Flood
сообщение Jan 30 2018, 20:20
Сообщение #7


Знающий
****

Группа: Свой
Сообщений: 666
Регистрация: 8-06-06
Пользователь №: 17 871



Цитата(Stepanich @ Jan 30 2018, 22:40) *
Если у Вас имеются эти модели, не могли бы Вы выложить их на FTP?

2. Используется именно 4 лейна. Что Вы имеете в виду под тестовым проектом: сборка проекта в Vivado или проверка на реальной плате с подобной конфигурацией PCIe? Если второе, то мы не можем этого сделать, пока не завершим проектирование платы, в данном случае - узла PCIe. Сохранилась ли в 7-й серии проблема прежних серий, заключавшаяся в том, что успешная сборка проекта не гарантировала нормального функционирования ПЛИС, особенно в широком диапазоне температур?

Спасибо.


Моделей у меня нет, думаю их можно запросить у инженеров по применению (FAE) российских дистрибьюторов. Я обращался по похожим вопросам - опыт самый положительный.

Насчет "успешная сборка проекта не гарантировала нормального функционирования ПЛИС" - ничего не могу сказать, подобного поведения при доказанной вине ПЛИС или софта не наблюдал (тьфу-тьфу). Думаю, сборки pcie example design с предполагаемой конфигурацией вполне должно хватить. Если разведется - появится хоть какая-то гарантия. Ну а если не разведется - ответ очевиден.
Go to the top of the page
 
+Quote Post
Stepanich
сообщение Jan 31 2018, 19:24
Сообщение #8


Частый гость
**

Группа: Свой
Сообщений: 197
Регистрация: 8-06-05
Из: Москва
Пользователь №: 5 847



Flood, большое спасибо за ответы. Очень помогли.
Go to the top of the page
 
+Quote Post
sf9
сообщение Сегодня, 06:25
Сообщение #9


Участник
*

Группа: Участник
Сообщений: 26
Регистрация: 30-10-07
Из: Москва
Пользователь №: 31 896



Кстати, IBIS-AMI модели для Artix 7 так и не удалось получить.
Для обсуждения создана отдельная тема: https://electronix.ru/forum/index.php?showtopic=145880
Если кто-то может помочь, просьба откликнуться

Сообщение отредактировал sf9 - Сегодня, 06:39
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
3 чел. читают эту тему (гостей: 3, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th February 2018 - 17:26
Рейтинг@Mail.ru


Страница сгенерированна за 0.00899 секунд с 7
ELECTRONIX ©2004-2016