dinam 1 24 апреля, 2017 Опубликовано 24 апреля, 2017 · Жалоба Использую Quartus 16.1, Active-HDL 9.3sp1, VHDL. Раньше подключал PLL, ALTLVDS_RX и т. д. следующим образом. В Quartuse запускал IP catalog, выбирал то что нужно, задавал необходимые параметры. Из полученного *.vhd в свой основной *.vhd копировал компонент со всеми сгенерированными его параметрами. Всё это синтезировалось и моделировалось нормально. Может есть какой-то другой более красивый способ? Читал документацию, насколько понял как-то можно через скрипты, но не смог разобраться. Может какое-нибудь видео есть, где это всё по шагам показано. Сейчас у меня Active-HDL ругается: "There is no default binding for component "PLL_0002". (No entity named "PLL_0002" was found)". Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vengin 0 29 апреля, 2017 Опубликовано 29 апреля, 2017 · Жалоба Использую Quartus 16.1, Active-HDL 9.3sp1, VHDL. Раньше подключал PLL, ALTLVDS_RX и т. д. следующим образом. В Quartuse запускал IP catalog, выбирал то что нужно, задавал необходимые параметры. Из полученного *.vhd в свой основной *.vhd копировал компонент со всеми сгенерированными его параметрами. Всё это синтезировалось и моделировалось нормально. Может есть какой-то другой более красивый способ? Читал документацию, насколько понял как-то можно через скрипты, но не смог разобраться. Может какое-нибудь видео есть, где это всё по шагам показано. Сейчас у меня Active-HDL ругается: "There is no default binding for component "PLL_0002". (No entity named "PLL_0002" was found)". А вы комплировали в Quartus библиотеки симуляции EDA (т.е. в данном случае для Active-HDL)? В квартусе Tools -> Launch Simulation Library Compiler, и после компиляции подключить в Active-HDL как глобальную библиотеку или локально в проект. Если к примеру "PLL_0002" является просто обёрткой для какого-то стандартного элемента библиотеки (или содержит библиотечные компоненты), могут возникать ошибки такого рода. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dinam 1 30 апреля, 2017 Опубликовано 30 апреля, 2017 · Жалоба Библиотеки у меня подключены. Похоже это что-то не так именно с PLL. Например, с ALTLVDS_RX всё понятно. Подключаю к проекту в Active-HDL полученный файл LVDS_RX.vhd и всё моделируется и синтезируется нормально. С ALTPLL всё как-то странно. Чтение последней версии ALTPLL (Phase-Locked Loop) IP Core User Guide мне не помогает. Да и там нет CycloneV и используется ещё MegaWizard. Подключение по аналогии pll.vhd к проекту проблемы не решает. При моделировании появляется похожая ошибка "Warning: Component /CMV20000_tb/UUT/pll_inst/pll_inst : pll_0002 not bound." В общем как-то именно pll по другому моделируется. В отличии от ALTLVDS_RX при настройке параметров pll на выходе формируются куча разных папок для каждого симулятора в отдельности, да ещё и файлы *.vho и *.v. Так как с другими IP кроме DDR3 и PLL у меня проблем в моделировании раньше не было. А я использовал dcfifo, altsyncram и некоторые другие. P.S. Похоже получилось. Помогло последнее сообщение из темы ModelSim не моделирует altera_pll. И насколько я понимаю надо не забыть сделать "Delete simulation data". Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 30 апреля, 2017 Опубликовано 30 апреля, 2017 · Жалоба Так как с другими IP кроме DDR3 и PLL у меня проблем в моделировании раньше не было. По ходу вопрос - а FFT вы как симулировали? В последних версиях квартуса файл *.vho при генерации корки не создаётся. А с PLL у меня никогда проблем не было, странно что у вас не работает. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dinam 1 2 мая, 2017 Опубликовано 2 мая, 2017 · Жалоба По ходу вопрос - а FFT вы как симулировали? В последних версиях квартуса файл *.vho при генерации корки не создаётся. А с PLL у меня никогда проблем не было, странно что у вас не работает. FFT никогда не моделировал. С PLL у меня раньше никогда проблем тоже не было, но это ещё когда был MegaWizard. Просто это первый проект (DDR3, PLL для CycloneV) когда столкнулся с тем, что для моделирования и синтеза используются разные файлы. P.S. Поправлю сам себя. Чтение последней версии ALTPLL (Phase-Locked Loop) IP Core User Guide мне не помогает. Да и там нет CycloneV и используется ещё MegaWizard.Внимательное изучение документации показало, что надо читать Altera Phase-Locked Loop (Altera PLL) IP Core User Guide. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться