khan

Как то тоже задавался етим вопросом. Ничего лучшего не нашёл как запихнуть edif в Synplify (создать для него отдельный проект, в top level entity прописать имя) нажать кнопку Run и будет вам счастье :-) Он поругаеться слегка, типа нету такого в библиотеке, но при этом сгенерит RTL Netlist file который умеет показывать в виде схемы. Похожее вроди можно и в ISE сделать но точно как не помню. Вообще удобнее (IMHO) с едифами работать в хорошем текстовом редакторе. Лично я юзаю GVIM. Поиском находиш нужный компанент (автоматом подсвечиваються все найденные) Потом с помощью клавиши - n, прыгаешь по файлу находиш интересующий фрагмент. Если чё то подредактировать нада, тож скриптики писать можна ...

Есть уже и на VHDL :-) Давай мыло скину ... А вообще нет разницы на чём модель. Все современные симуляторы поддерживают "смешенное моделирование". И разбираться с верилогом совсем не обязательно. Возможно как "начинающему программисту" тебе нужно чё то попроще. Простая модель памяти описана в доке к ModelSim ("Modelling Memory UM-108") library ieee; use ieee.std_logic_1164.all; use work.conversions.all; entity memory is generic(add_bits : integer := 12; data_bits : integer := 32); port(add_in : in std_ulogic_vector(add_bits-1 downto 0); data_in : in std_ulogic_vector(data_bits-1 downto 0); data_out : out std_ulogic_vector(data_bits-1 downto 0); cs, mwrite : in std_ulogic; do_init : in std_ulogic); subtype word is std_ulogic_vector(data_bits-1 downto 0); constant nwords : integer := 2 ** add_bits; type ram_type is array(0 to nwords-1) of word; end; architecture style_93 of memory is ------------------------------ shared variable ram : ram_type; ------------------------------ begin memory: process (cs) variable address : natural; begin if rising_edge(cs) then address := sulv_to_natural(add_in); if (mwrite = '1') then ram(address) := data_in; end if; data_out <= ram(address); end if; end process memory; -- illustrates a second process using the shared variable initialize: process (do_init) variable address : natural; begin if rising_edge(do_init) then for address in 0 to nwords-1 loop ram(address) := data_in; end loop; end if; end process initialize; end architecture style_93;

У меня Infineon, они модели не дают. А на micron.com похоже то что доктор прописал. Спасибо! :)

Здравствуйте! Ищеться модель памяти SDRAM для модуля 128Mb (8Mbx16) Может у кого есть готовая, самому лень писать :-)

Hi, sorry for translit... PLX shtuka horoshaya vrode... Polzuem davno. Chto udobno - est' SDK pod win i linux, t.e. ne nado zamorachivatsya s drajverom. SDK mogu vylozhit' na FTP, no popozzhe, kak domoj vernus'. Pravda u teh modelej PLX chto my ispolzuem "local bus" (tot na kotoryj dannye posle PCI idut) 32 bit. Udachi!

Hi, Инфа про прикрытие SystemC Сompiler очень не достоверная... Просто как-то начал опять искать его на сайте синопсиса и ничего не нашел... Потом была месага в одном из форумов по верилогу от сотрудника фирмы Doulos, что вроде конец SystemC Сompiler-у (т.е. инфа не достоверная, а из третих рук..). Плюс к этому просто личная беседа с некоторыми людми и клиентами синопсис из которой следует что синопсис сейчас больше интересуется System Verilog-ом... Так что это слухи пока... BTW: CoCentric System Studio пока на сайте синопсиса находиться легко и быстро, но без SystemC Сompiler...

Hi. Был на конференции по программируемой логике. По общению с народом понял, что SystemC интересует в основном для системного дизайна (кто бы мог подумать :-)) ), одновременной (более или менее) разработки софта и железа для SoC и для верификации. Так что скорого появления кучи синтезаторов можно не ждать... Synopsys, кстати, свой синтезатор прекратила поддерживать если я правильно понял. Менторовский Катапульт С SystemC вроде тоже не поддерживает... Но вот что я нашел по поводу синтеза из SystemC Forte Design Systems: http://www.forteds.com/products/cynthesizer.asp, Future Design Automation: http://www.future-da.com, Agility Compiler for SystemC Synthesis: http://www.celoxica.com/products/tools/agility.asp Еще есть Streams-C: Stream-Oriented C Programming for FPGAs: http://www.streams-c.lanl.gov/ Тоже C-style язык для разработки. Причем бесплатный для некомерческого использования... Вот. Как говорил генерал из Охоты "Ну, что знал - сказал..." :-)) Удачи! P.S.: Хотя вроде говорят что я не прав и не внимательно читал доки на CatapultC и он все-таки поддерживает SystemC... Вполне может быть...

To cms: А причем синтаксис SystemC к Catapult C Synthesis? это же вроде тулза: that automatically generates error-free RTL from UNTIMED C++ Там вроде SystemC и рядом нет...

Был этот продукт на ftp.laogu.com логин и пасс laogu.com